三星电子在10纳米级第六代（1c）DRAM工艺方面取得重大进展，良率超过50%。这一突破标志着三星在高性能内存市场提升竞争力的潜力，并计划于今年下半年开始量产第六代高带宽内存（HBM4）。

1c DRAM 工艺技术节点约为 11-12 纳米。与目前主流的第四代（1a，约 14 纳米）和第五代（1b，约 12-13 纳米）DRAM 相比，1c 工艺不仅密度更高，还能有效降低功耗。此外，芯片厚度更薄，有利于在 HBM4 中堆叠更多层内存，从而显著提升容量和带宽密度。

自去年以来，三星一直全力投入1c DRAM的开发，并在DRAM开发负责人黄相俊的领导下参与了重新设计工作。他指出，最初未能达到性能和良率目标的根本原因在于早期设计架构的缺陷。他强调，从设计阶段开始彻底的修正对于取得进展至关重要。此次高层介入调整设计流程，彰显了三星重夺技术领先地位的决心。

三星还计划在下半年供应HBM4样品，将“定制化HBM”定位为核心新战略。

HBM4 允许将逻辑芯片与 DRAM 堆栈集成。通过代工工艺优化整体架构，旨在提供根据不同应用需求定制的高效解决方案。此外，三星将采用其自主研发的 4 纳米工艺，将逻辑芯片应用于 HBM4 堆栈底层，以提升整体性能和集成灵活性。

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