Langkah-langkah etsa untuk nanosheet FETs

Langkah-langkah etsa yang paling kritikal dalam proses fabrikasi reben nano termasuk etsa pseudo-gate, etsa tiang anisotropik, etsa spacer isotropik, dan langkah pelepasan saluran. Goresan kontur lapisan silikon dan SiGe berselang-seli adalah anisotropik dan menggunakan kimia berasaskan fluorin. Goresan pengatur jarak dalaman (lekukan) dan langkah pelepasan saluran dioptimumkan untuk mencapai kehilangan silikon yang minimum dalam SiGe.

Langkah keluaran saluran adalah penting. "Pelepasan reben nano memerlukan selektiviti yang tinggi, " kata Bézard. "Kebanyakan reben nano terdiri daripada silikon, kemudian SiGe dan silikon sekali lagi. Anda mempunyai lapisan berselang-seli, dan anda perlu mengeluarkan satu lapisan tanpa mengubah suai yang lain." Sesetengah penerbitan membincangkan melaksanakan goresan SiGe berbilang langkah untuk mengurangkan tekanan yang disebabkan pada struktur dengan satu langkah goresan.

Langkah seterusnya dalam proses itu ialah membentuk kenalan sejajar sendiri. "Di sini, apa yang kami cuba lakukan pada dasarnya adalah mengetsa oksida dan bukannya menghubungi atau meredah nitrida. Sebagai contoh, spesifikasi semasa ialah ceruk 3 mikrometer, tetapi orang meminta kerugian sifar," kata Bézard. "Dalam kes ini, kami tidak menggunakan perkataan selektiviti. Kami hanya bercakap tentang berhenti—dan hentian sifar."

3D NAND

Untuk denyar NAND 3D, apabila bilangan lapisan terus meningkat, terdapat keperluan untuk menggunakan berbilang lapisan bertindan untuk membentuk rentetan menegak peranti bertindan. Robert Clark menyatakan, "Tambahan pula, dengan peningkatan dalam lapisan, terdapat dorongan kuat untuk menskalakan pic garis perkataan atau jarak menegak/Z lapisan untuk meningkatkan lagi ketumpatan bit." Ini datang daripada ahli kanan kakitangan teknikal dan pengarah teknologi TEL. Dari perspektif proses, proses etsa dan pemendapan memerlukan penambahbaikan berterusan untuk menampung dimensi kritikal yang semakin kecil dan nisbah aspek yang lebih tinggi yang diperlukan untuk penskalaan.

Clark menerangkan perubahan masa depan, berkata, "Melihat pada nod lanjutan untuk peranti perangkap cas berbilang lapisan, kejuruteraan timbunan pintu akan diperlukan untuk mencapai panjang pintu yang lebih pendek, lebih banyak tahap tenaga bagi setiap sel, dan kecekapan pengaturcaraan yang lebih baik, yang berpotensi dicapai melalui penggunaan bahan berk tinggi. Mungkin juga terdapat keperluan untuk saluran kekonduksian yang lebih tinggi untuk menggantikan saluran poli-Si."

Salah satu langkah goresan paling kritikal dalam NAND 3D melibatkan goresan dalam kira-kira lubang 100nm melalui timbunan lebih 200 lapisan oksida dan nitrida, dengan kedalaman mencapai 10μm. Bézard dari imec menyatakan bahawa langkah etch ini sangat mahal.

"Kami mempunyai fenomena fizikal yang dipanggil kesan pengecasan pembezaan, " katanya. "Dalam plasma, kita mempunyai elektron, ion, dan spesies neutral untuk memudahkan perkara. Elektron bergerak ke semua arah, tetapi ion memecut secara menegak ke permukaan. Jadi, di bahagian bawah lubang, anda mempunyai cas positif, dan di bahagian atas, caj negatif, mewujudkan medan elektrik yang cuba menangkis ion masuk."

Akibatnya, aras kuasa tinggi diperlukan untuk menggores parit sepenuhnya. Dia menambah, "Kami sedang berusaha untuk mengekalkan tahap kuasa 30-50 kilowatt tanpa menghasilkan arcing, jadi chuck mesti digilap dan dihasilkan dengan sangat baik."

Goresan dalam juga menimbulkan tekanan yang perlu diminimumkan, terutamanya kerana langkah seterusnya dalam pembuatan NAND berbilang lapisan melibatkan penipisan cip, penjajaran tepat dan ikatan hibrid dengan lapisan seterusnya.

Proses lain

Tidak semua pengeluar cip menghasilkan cip canggih yang memerlukan litografi EUV. Banyak fab sedang mengembangkan proses litografi dan goresan 193nm mereka.

Brian Wilbur, Pengarah Kepelbagaian Produk Semikonduktor di Bruel Science Corporation, menyatakan, "Kami baru-baru ini telah memperkenalkan bahan SOC suhu tinggi yang memanjangkan keupayaan coraknya dan boleh menahan suhu yang lebih tinggi, sama ada digunakan sebagai lapisan bawah untuk lapisan CVD atau sebagai topeng. ."

BEOL (Back-End-of-Line) yang digunakan untuk garisan logam yang paling ketat dijangka mengalami perubahan dramatik daripada skema penyepaduan dwi-damassen kepada pemendapan tolak dan goresan untuk sambung selain tembaga. Dalam hal ini, renium dan molibdenum telah melihat perkembangan yang paling ketara. Mereka mempunyai kelebihan yang berbeza. Molibdenum lebih terdedah kepada pengoksidaan semasa etsa, menjadikannya lebih serasi dengan skim dwi-damascene dan juga harga yang lebih murah. Rhenium ialah logam berharga, jadi ia tidak mempunyai masalah kakisan yang sama, tetapi ia datang dengan kos yang lebih tinggi.

Struktur peranti juga semakin kurang bertolak ansur dengan ralat peletakan tepi. Clark dari TEL menyatakan bahawa pendekatan baharu akan diperlukan untuk mencapai penjajaran kendiri antara lapisan, serta antara vias dan sambungan. "Pelaksanaan pertama mungkin dikebumikan baris perkataan untuk DRAM dan lapisan logam jarak kecil dalam MOL untuk logik, di mana kestabilan haba yang lebih tinggi dan kerintangan yang lebih rendah atau logam bukan linear diperlukan."

Pembangunan generasi akan datang

Memandang ke hadapan dalam jangka masa panjang, secara idealnya, industri akan beralih kepada proses bahagian belakang dengan belanjawan haba yang lebih rendah (lebih hampir kepada 300°C berbanding 400°C) untuk membolehkan penyepaduan peranti ke dalam lapisan sambung belakang bahagian belakang.

Clark dari TEL menyatakan, "Industri perlu mula membina peranti dalam lebih banyak lapisan. Ini bermakna kita perlu membina peranti memori dan logik dalam belanjawan terma hujung belakang talian (BEOL).

Clark juga menyebut bahawa peranti yang dihasilkan menggunakan oksida semikonduktor nampaknya menjanjikan setakat ini, sama ada ia menyepadukan peranti memori ke dalam aliran BEOL logik atau membina tatasusunan CMOS pada tatasusunan storan dalam DRAM.

Satu lagi peralihan penting melibatkan penyepaduan bahan 2D, yang institusi penyelidikan dan pengeluar cip terkemuka telah mula menguji. Pertimbangan diberikan kepada bahan etsa seperti tungsten disulfida atau molibdenum disulfida. Walau bagaimanapun, membangunkan proses pembuatan wafer yang mengintegrasikan filem nipis ini, yang terdiri daripada hanya satu lapisan bahan, menimbulkan cabaran yang ketara.

Kelestarian

Pengeluar cip dan pembekal bahan sedang mencari bahan kimia alternatif untuk mengurangkan pelepasan karbon. Dalam proses etsa, punca utama adalah gas terfluorinasi dengan potensi pemanasan global (GWP) yang tinggi.

Bézard dari imec menyatakan, "Masalah dengan PFAS ialah molekulnya sangat stabil. Tindak balas cahaya atau kimia dalam atmosfera tidak mencukupi untuk memecahkannya."

Beliau menyebut bahawa banyak campuran gas alternatif dengan kandungan oksigen yang lebih tinggi lebih mudah untuk dipisahkan dan mempunyai nilai potensi pemanasan global yang lebih rendah. Walau bagaimanapun, mana-mana calon mesti menunjukkan prestasi yang sama atau lebih baik untuk dipertimbangkan.

Tetapi kemampanan bukan sekadar cabaran khusus untuk etsa atau pemendapan. Daripada litografi kepada pembungkusan, ia merupakan cabaran industri yang komprehensif di mana kesan bahan baharu akan menjejaskan keseluruhan fabrikasi peranti.