Los pasos de grabado para FET de nanohojas

Los pasos de grabado más críticos en el proceso de fabricación de nanocintas incluyen el grabado con pseudopuerta, el grabado con pilar anisotrópico, el grabado con espaciador isotrópico y el paso de liberación del canal. El grabado de contornos de capas alternas de silicio y SiGe es anisotrópico y emplea química basada en flúor. El grabado de los espaciadores internos (hendiduras) y el paso de liberación del canal se optimizan para lograr una pérdida mínima de silicio en SiGe.

El paso de liberación del canal es crucial. "La liberación de nanocintas requiere una alta selectividad", afirmó Bézard. "La mayoría de las nanocintas están compuestas de silicio, luego SiGe y nuevamente silicio. Tienes capas alternas y es necesario eliminar una capa sin modificar la otra". Algunas publicaciones analizan la realización de grabado de SiGe en varios pasos para reducir la tensión inducida en la estructura mediante un solo paso de grabado.

El siguiente paso en el proceso es formar contactos autoalineados. "Aquí, lo que intentamos hacer es esencialmente grabar óxido en lugar de contactar o profundizar el nitruro. Por ejemplo, la especificación actual es una profundización de 3 micrómetros, pero la gente pide pérdida cero", dijo Bézard. "En este caso, ni siquiera utilizamos la palabra selectividad. Sólo hablamos de parar... y parar cero".

3D NAND

Para la memoria flash 3D NAND, a medida que el número de capas continúa aumentando, existe la necesidad de adoptar múltiples capas apiladas para formar la cadena vertical de dispositivos apilados. Robert Clark afirma: "Además, con el aumento de capas, existe un fuerte impulso para escalar el paso de la línea de palabras o el espaciado vertical/Z de las capas para aumentar aún más la densidad de bits". Esto proviene de altos miembros del personal técnico y directores de tecnología de TEL. Desde una perspectiva de proceso, los procesos de grabado y deposición necesitan mejoras constantes para adaptarse a las dimensiones críticas cada vez más pequeñas y las relaciones de aspecto más altas necesarias para el escalado.

Clark describe los cambios futuros y dice: "Al observar los nodos avanzados para dispositivos de trampa de carga multicapa, será necesario diseñar la pila de puertas para lograr longitudes de puerta más cortas, más niveles de energía por celda y una eficiencia de programación mejorada, lo que se puede lograr a través de la "Adopción de materiales de alta k. También puede haber una necesidad de canales de mayor conductividad para reemplazar los canales de poli-Si".

Uno de los pasos de grabado más críticos en la NAND 3D implica el grabado profundo de agujeros de aproximadamente 100 nm a través de una pila de más de 200 capas de óxido y nitruro, con profundidades que alcanzan los 10 μm. Bézard, de imec, afirma que este paso de grabado es particularmente costoso.

"Tenemos un fenómeno físico llamado efecto de carga diferencial", afirma. "En los plasmas, tenemos electrones, iones y especies neutras para simplificar las cosas. Los electrones se mueven en todas direcciones, pero los iones aceleran verticalmente hacia la superficie. Entonces, en el fondo del agujero, tienes cargas positivas, y en la parte superior, cargas negativas, creando un campo eléctrico que intenta repeler los iones entrantes".

Como resultado, se necesitan altos niveles de potencia para grabar completamente las zanjas. Y añade: "Estamos trabajando para mantener niveles de potencia de 30 a 50 kilovatios sin generar arcos, por lo que el mandril debe estar muy bien pulido y fabricado".

El grabado profundo también genera tensiones que deben minimizarse, especialmente porque los pasos posteriores en la fabricación de NAND multicapa implican el adelgazamiento de los chips, una alineación precisa y una unión híbrida con la siguiente capa.

Otros procesos

No todos los fabricantes de chips producen chips de última generación que requieren litografía EUV. Muchas fábricas están ampliando sus procesos de grabado y litografía de 193 nm.

Brian Wilbur, director de diversificación de productos semiconductores de Bruel Science Corporation, afirma: "Recientemente hemos introducido un material SOC de alta temperatura que amplía su capacidad de creación de patrones y puede soportar temperaturas más altas, ya sea que se utilice como capa base para capas CVD o como máscara". ".

Se espera que el BEOL (Back-End-of-Line) utilizado para las líneas metálicas más estrechas experimente un cambio dramático de esquemas de integración dual damasquinado a deposición sustractiva y grabado para interconexiones distintas al cobre. En este sentido, el renio y el molibdeno han experimentado los avances más significativos. Tienen diferentes ventajas. El molibdeno es más propenso a oxidarse durante el grabado, lo que lo hace más compatible con esquemas damasquinados duales y también de precio más económico. El renio es un metal precioso, por lo que no tiene los mismos problemas de corrosión, pero tiene costos mucho más altos.

Las estructuras de los dispositivos también se están volviendo menos tolerantes a los errores de colocación de los bordes. Clark de TEL afirma que se necesitarán nuevos enfoques para lograr la autoalineación entre capas, así como entre vías e interconexiones. "Las primeras implementaciones pueden ser líneas de palabras enterradas para DRAM y capas metálicas con espacios pequeños en MOL para lógica, donde se requiere mayor estabilidad térmica y menor resistividad o metales no lineales".

Desarrollo de próxima generación

De cara al futuro, a largo plazo, lo ideal sería que la industria hiciera la transición a procesos de back-end con presupuestos térmicos más bajos (más cercanos a 300 °C en lugar de 400 °C) para permitir la integración de dispositivos en las capas de interconexión de back-end.

Clark de TEL declaró: "La industria necesita comenzar a construir dispositivos en más capas. Esto significa que necesitamos construir dispositivos lógicos y de memoria dentro del presupuesto térmico de back-end of line (BEOL)".

Clark también mencionó que los dispositivos fabricados con óxido semiconductor parecen prometedores hasta ahora, ya sea integrando dispositivos de memoria en el flujo lógico BEOL o construyendo matrices CMOS en matrices de almacenamiento en DRAM.

Otro cambio significativo implica la integración de materiales 2D, que las instituciones de investigación y los principales fabricantes de chips han comenzado a probar. Se consideran materiales de grabado como disulfuro de tungsteno o disulfuro de molibdeno. Sin embargo, el desarrollo de procesos de fabricación de obleas que integren estas películas delgadas, que constan de una sola capa de material, plantea desafíos importantes.

Sostenibilidad

Los fabricantes de chips y proveedores de materiales buscan productos químicos alternativos para reducir las emisiones de carbono. En los procesos de grabado, el principal culpable son los gases fluorados con un alto potencial de calentamiento global (GWP).

Bézard, del imec, afirma: "El problema del PFAS es que sus moléculas son muy estables. La luz o las reacciones químicas en la atmósfera no son suficientes para descomponerlo".

Mencionó que muchas mezclas de gases alternativas con mayor contenido de oxígeno son más fáciles de disociar y tienen valores de potencial de calentamiento global más bajos. Sin embargo, cualquier candidato debe demostrar un desempeño igual o mejor para ser considerado.

Pero la sostenibilidad no es sólo un desafío específico para el grabado o la deposición. Desde la litografía hasta el embalaje, se trata de un desafío industrial integral en el que el impacto de los nuevos materiales afectará a toda la fabricación del dispositivo.