等离子体蚀刻可能是半导体制造中最关键的工艺，也可能是所有晶圆制造工艺中最复杂的操作之一，仅次于光刻。近一半的晶圆制造步骤依靠等离子体（一种高能电离气体）来执行其任务。

尽管晶体管和存储单元不断缩小，工程师仍在致力于提供可靠的蚀刻工艺。

Lam Research蚀刻产品集团市场营销副总裁Thomas Bondur表示：“为了可持续地制造纳米级精度和正确结构的芯片，半导体晶圆厂的设备制造商需要突破等离子体物理、材料工程和数据科学的界限，以提供所需的设备解决方案。”这一点在等离子体蚀刻中尤为明显，它与光刻技术相辅相成，在晶圆上创建精确且可重复的特征。

本报告研究了 3D NAND、DRAM、纳米片 FET 和互连中的关键蚀刻步骤，并展望了 2D 器件和后端处理。该行业还在寻求更可持续的蚀刻化学物质，以减少晶圆厂的二氧化碳排放量。

对于许多工具制造商来说，工艺建模在蚀刻工艺开发中起着至关重要的作用。目标是缩短上市时间，同时降低晶圆和掩模成本。

Lam Research 高级营销总监 Barrett Finch 表示：“针对一些最具挑战性的步骤优化蚀刻工艺可能需要一年或更长时间才能完成。我们最近在三周内完成了一些工艺模拟，而使用典型的硅基测试和开发预计需要三个月的时间。

仅就掩模和晶圆成本而言，对于设备制造商而言，这可能高达数十万甚至数百万美元。

蚀刻基础知识

蚀刻工艺和光刻技术在半导体制造中协同工作。蚀刻通常在薄膜沉积之前进行（通过外延、化学或物理气相沉积等）。一般是在CVD薄膜上涂上光刻胶，然后使用光学光刻（248nm或193nm UV、13.5nm EUV）通过光掩模对图案进行曝光。然后将抗蚀剂显影以显露出图案。在单晶圆等离子体蚀刻室中，通常使用蚀刻化学品和离子轰击以光刻胶掩模为引导（在正性光刻胶中）去除 CVD 薄膜。蚀刻后，将抗蚀剂灰化，然后进行湿化学清洗和/或湿蚀刻以去除残留物。

等离子体蚀刻工艺可大致分为电介质蚀刻、硅蚀刻或导体蚀刻。二氧化硅和氮化硅等电介质最好使用氟基气体蚀刻，而硅和金属层与氯反应最好。干法蚀刻基本上有三种模式：反应离子蚀刻、等离子蚀刻和溅射蚀刻（离子束）。蚀刻过程涉及活性物质、等离子体和芯片材料之间复杂的相互作用。当对反应气体施加射频偏压时，电子和带正电的离子通过轰击物理去除（蚀刻）材料，而化学物质和自由基与暴露的材料发生反应，形成挥发性副产品。蚀刻可以是各向同性（垂直和横向反应速率相等）、各向异性（仅垂直）或介于两者之间的蚀刻。

图 1：从 finFET 到 GAA 的转变推动了对各向同性选择性蚀刻的迫切需求。资料来源：泛林研究。

蚀刻工程师最关心的关键指标是蚀刻速率、轮廓控制、均匀性（整个晶圆）和蚀刻选择性，因为这些因素影响良率和生产率。蚀刻选择性是指与其底层（例如硅上的 SiO2）相比，被蚀刻材料的去除率。在蚀刻过程中不去除过多的光致抗蚀剂也是有利的。然而，在这种情况下，通常会先将其转移到硬掩模（二氧化硅、氮化硅、SiOC、TiN）上，然后再将图案转移到下层薄膜上。
选择性规格范围从 2:1 到 1000:1（高选择性蚀刻）。随着每个新节点的出现，这些规格变得更加严格。imec 干蚀刻研发工程师 Philippe Bézard 表示：“随着高数值孔径 EUV 在未来四年内取代传统 EUV，焦点将大大降低，因此你无法再曝光厚光刻胶——我说的厚，是指 30 纳米。” “但你仍然需要在相同的膜厚下进行图案化。因此，现在你需要更高的选择性，因为我们必须达到 10:1 而不是 2:1，这意味着选择性突然提高了 4 到 5 倍。”

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