等離子體蝕刻可能是半導體製造中最關鍵的工藝，也可能是所有晶圓製造工藝中最複雜的操作之一，僅次於光刻。近一半的晶圓製造步驟都依靠等離子體（一種高能量電離氣體）來執行其任務。

儘管電晶體和儲存單元不斷縮小，工程師仍在致力於提供可靠的蝕刻製程。

Lam Research 蝕刻產品部行銷副總裁 Thomas Bondur 表示：「為了永續製造具有奈米級精度和正確結構的晶片，半導體工廠的設備製造商需要突破等離子體物理、材料工程、和數據科學提供所需的設備解決方案。這在等離子蝕刻中尤其明顯，等離子蝕刻與光刻攜手合作，在晶圓上創造精確且可重複的特徵。

本報告研究了 3D NAND、DRAM、奈米片 FET 和互連中的關鍵蝕刻步驟，並展望了 2D 裝置和後端處理。該行業也正在尋求更永續的蝕刻化學物質，以減少晶圓廠的二氧化碳排放量。

對於許多工具製造商來說，製程建模在蝕刻製程開發中起著至關重要的作用。目標是縮短上市時間，同時降低晶圓和遮罩成本。

Lam Research 資深行銷總監 Barrett Finch 表示：「針對一些最具挑戰性的步驟優化蝕刻流程可能需要一年或更長時間才能完成。我們最近在三週內完成了一些製程模擬，而使用典型的矽基測試和開發預計需要三個月的時間。

僅就掩模和晶圓成本而言，對於設備製造商而言，這可能高達數十萬甚至數百萬美元。

蝕刻基礎知識

蝕刻製程和光刻技術在半導體製造中協同工作。蝕刻通常在薄膜沉積之前進行（透過外延、化學或物理氣相沉積等）。一般是在CVD薄膜上塗上光阻，然後使用光學光刻（248nm或193nm UV、13.5nm EUV）透過光掩模對圖案進行曝光。然後將抗蝕劑顯影以顯露出圖案。在單晶片等離子體蝕刻室中，通常使用蝕刻化學物質和離子轟擊以光阻掩模作為引導（在正性光阻中）去除 CVD 薄膜。蝕刻後，對抗蝕劑進行灰化，然後進行濕化學清洗和/或濕蝕刻以去除殘留物。

等離子體蝕刻製程可大致分為電介質蝕刻、矽蝕刻或導體蝕刻。二氧化矽和氮化矽等電介質最好使用氟基氣體蝕刻，而矽和金屬層與氯反應最好。乾式蝕刻基本上有三種模式：反應離子蝕刻、等離子蝕刻和濺鍍（離子束）。蝕刻過程涉及活性物質、等離子體和晶片材料之間的複雜相互作用。當對反應氣體施加射頻偏壓時，電子和帶正電的離子會透過轟擊物理去除（蝕刻）材料，而化學物質和自由基與暴露的材料反應，形成揮發性副產物。蝕刻可以是各向同性（垂直和橫向反應速率相等）、各向異性（僅垂直）或介於兩者之間的蝕刻。

圖 1：從 finFET 到 GAA 的轉變推動了對各向同性選擇性蝕刻的迫切需求。資料來源：泛林研究。

蝕刻工程師最關心的關鍵指標是蝕刻速率、輪廓控制、均勻性（整個晶圓）和蝕刻選擇性，因為這些因素影響良率和生產率。蝕刻選擇性是指與其底層（例如矽上的 SiO2）相比，被蝕刻材料的去除率。在蝕刻過程中不去除過多的光致抗蝕劑也是有利的。然而，在這種情況下，通常會先將其轉移到硬掩模（二氧化矽、氮化矽、SiOC、TiN）上，然後再將圖案轉移到下層薄膜。
選擇性規格範圍從 2:1 到 1000:1（高選擇性蝕刻）。隨著每個新節點的出現，這些規格變得更加嚴格。 。 30 倍。

未完待續...