Layanan Hotline
Kolumnis
Kolumnis
Bagaimana kita bisa memproduksi chip 5nm tanpa mesin litografi EUV?
2024-07-01
3102
Memang benar bahwa mesin litografi ultraviolet dalam (DUV), yang telah ada selama lebih dari 20 tahun, masih digunakan dan terus berkembang. Penggunaan litografi DUV imersi yang dikombinasikan dengan teknik multi-pola membuatnya sangat layak untuk memproduksi chip 5nm, dan bahkan berpotensi 3nm dalam skenario biaya tanpa objek yang ekstrem.
Tentu saja, penerapan metode seperti itu memerlukan biaya tinggi, sehingga pabrik semikonduktor biasanya menghindari penggunaan tindakan ekstrem seperti itu untuk memproduksi chip proses lanjutan secara massal. Bagaimanapun juga, solusi-solusi umum biasanya dipilih berdasarkan persaingan pasar, sehingga memastikan bahwa hanya metode manufaktur yang paling layak secara komersial yang dapat bertahan.
Untuk memahami apakah litografi imersi yang dikombinasikan dengan multi-pola dapat mencapai 5nm, pertama-tama kita memerlukan kejelasan tentang apa yang dimaksud dengan "5nm". Baru-baru ini, terdapat perdebatan baru mengenai topik ini, dengan klaim bahwa ASML telah mengungkap strategi pabrik semikonduktor.
Gambar 1: Diagram skema struktur planar MOSFET (Transistor Efek Medan Semikonduktor Oksida Logam).
Di masa lalu, panjang gerbang transistor didefinisikan sebagai lebar garis, selaras dengan nama node proses, di mana litografi, pengendapan, etsa, dan difusi merupakan proses utama untuk mengurangi lebar garis.
Gambar 2: Hubungan antara lebar garis/panjang gerbang, pitch, dan setengah pitch.
Tabel 1: Korespondensi node proses, setengah pitch, dan panjang gerbang pada tahun yang berbeda, satuan: nm
Kembali ke topik awal, ketika kita berbicara tentang 5nm, yang kita maksud sebenarnya adalah node prosesnya, bukan lebar garis sebenarnya.
Berbagai dimensi karakteristik transistor beragam dan kompleks, dengan masing-masing pabrikan memiliki definisi desain yang berbeda. Akibatnya, produk dari produsen berbeda yang menggunakan teknologi proses yang sama mungkin tidak sepenuhnya dapat dibandingkan.
Tabel 2: Kepadatan Transistor per Milimeter Persegi di Berbagai Node untuk Pabrik Wafer Utama, Data Sebagian Bersumber dari Pihak Ketiga
Berdasarkan data pada tabel, pada node 14nm, Intel, TSMC, dan Samsung mencapai sekitar 0.3 miliar transistor per milimeter persegi.
Produksi massal dan tingkat hasil telah menjadi wilayah abu-abu.
Tabel 3: Pabrik wafer utama memiliki lini waktu produksi antara 32/28nm dan 14nm menurut peta jalan teknologi, dengan node tambahan pada 22nm.
Di masa lalu, menjadi yang pertama melakukan produksi massal merupakan keuntungan penting dalam persaingan ketat antara Intel, Samsung, dan TSMC. Siapa pun yang dapat mencapai produksi massal terlebih dahulu akan memperoleh keuntungan yang signifikan.
Namun, hari ini, ada perbedaan besar dalam cara setiap perusahaan mendefinisikan node prosesnya. Misalnya, meskipun semua mengklaim berada pada 5nm, kepadatan transistor dapat bervariasi secara drastis. Dari perspektif ini, Intel memberikan sedikit ancaman terhadap TSMC, sementara Samsung sebagian besar telah tersingkir dari persaingan kompetitif.
Di Samsung, pelanggan awal untuk setiap node baru biasanya bersifat internal, dengan produksi berisiko dimulai pada tahap hasil rendah sambil mengumumkan produksi massal secara publik.
Mengumumkan produksi massal berdasarkan tingkat hasil satu digit selama pengembangan hanya bersifat promosi dan tidak memiliki signifikansi substantif. Jika tingkat hasil tidak mencukupi, pelanggan biasanya menanggung biaya wafer yang rusak. Mengingat kepadatan yang sama, pelanggan lebih memilih memesan pada pabrik yang menawarkan tingkat hasil tertinggi. Dalam situasi di mana tingkat kepadatan dan hasil tidak sama, hanya pengurangan biaya kontrak yang dapat menarik pelanggan sporadis, namun pendekatan ini gagal menghasilkan keuntungan apa pun bagi pabrik wafer.
Penting untuk dicatat bahwa produsen terkadang mengungkapkan tingkat hasil sebesar 60% atau bahkan 80%, namun angka ini sering kali berkaitan dengan chip yang lebih sederhana seperti ASIC untuk rig penambangan. Sebaliknya, tingkat hasil untuk chip yang kompleks seperti prosesor aplikasi seluler (AP) mungkin di bawah 50%, dan untuk chip dengan area luas seperti GPU, mungkin hanya di atas 20%.
Bahkan dengan proses 7nm yang sama, tingkat hasil dapat berbeda secara signifikan tergantung pada produknya. Produsen cenderung menonjolkan angka-angka terbaiknya
menyembunyikan data yang kurang menguntungkan, praktik industri yang umum.
Waktu produksi massal dan tingkat hasil di pabrik wafer merupakan wilayah abu-abu yang siap untuk dimanipulasi. Perbandingan ini melampaui kesetaraan simpul proses sederhana dan melibatkan kepadatan transistor per satuan luas serta waktu aktual dan tingkat hasil yang diperlukan untuk mengamankan pesanan pelanggan komersial—ini mendefinisikan produksi komersial sebenarnya.
Pada bagian sebelumnya, kita membahas konsep 5nm dulu dan sekarang. Sederhananya, 20 tahun yang lalu, mengacu pada 5nm berarti lebar garis dan panjang gerbang transistor. Namun saat ini, 5nm mewakili simpul simbolis dalam proses fabrikasi. Ukuran sebenarnya dari kemajuan terletak pada kepadatan transistor per satuan luas, bukan hanya pada simbol ini.
Setengah Pitch = k1λ / sinθ.
Half Pitch: Seperti yang digambarkan pada Gambar 2 artikel, mengacu pada setengah pitch, yaitu lebar garis/panjang gerbang ditambah jarak antar garis, dikalikan 1/2.
Gambar 3: Diagram skema pemfokusan dan pencitraan cahaya melalui sistem lensa, di mana n mewakili indeks bias medium, dan θ mewakili sudut fokus lensa.
Menggunakan contoh mesin litografi imersi 193nm, dengan nilai k1 0.28, indeks bias (n) air 1.44, dan sinθ 0.93, maka Perhitungan Half Pitch adalah (0.28 × 193) / (1.44 × 0.93) = 54.04 / 1.3392 ≈ 40nm, menunjukkan resolusi 40nm.
Oleh karena itu, untuk meningkatkan resolusi mesin litografi, penyesuaian dapat dilakukan terhadap variabel-variabel dalam rumus dengan cara memperbesar penyebut atau mengurangi pembilangnya, menyebabkan empat kemungkinan: meningkatkan sudut fokus untuk meningkatkan sinθ, menaikkan indeks bias (n) medium, menurunkan koefisien k1, atau memanfaatkan sumber cahaya dengan jarak yang lebih pendek panjang gelombang (λ). Di antara opsi-opsi ini, pengurangan koefisien k1 merupakan salah satu terobosan paling signifikan yang saat ini dilakukan oleh semikonduktor hebat dan memerlukan perhatian yang terfokus.
sinθ ditentukan oleh sudut di mana lensa memfokuskan cahaya, dan sinθ yang lebih tinggi berarti resolusi yang lebih tinggi. Lensa yang digunakan dalam mesin litografi tersedia dalam berbagai ukuran, ketebalan, dan kelengkungan. Mereka ditumpuk dan dirakit dengan cermat setelah perhitungan yang tepat, seringkali memerlukan pemasangan derek. Saat ini, sistem lensa mesin litografi berharga hampir $60 juta, dengan sistem lensa EUV melebihi $100 juta.
Gambar 4: Sistem lensa mesin litografi 0.9NA, dimana NA (Numerical Aperture) = n × sin θ
Menjadikannya begitu rumit juga bertujuan untuk mendorong sinθ sedekat mungkin dengan maksimum teoritis 1.
Pemendekan panjang gelombang terutama bergantung pada perubahan sumber cahaya, seperti g-line, i-line UV (ultraviolet), KrF, ArF DUV (deep ultraviolet), dan saat ini, EUV (extreme ultraviolet) pada panjang gelombang 13.5nm. Pemendekan panjang gelombang lebih lanjut menyebabkan munculnya sinar-X.
Gambar 5: Sistem lensa yang digunakan pada mesin litografi ArF 193nm, yang menggabungkan cermin di antara rakitan lensa seperti yang ditunjukkan dalam diagram.
Jika menyangkut panjang gelombang EUV 13.5nm, seluruh sistem lensa menggunakan cermin, yang dikenal sebagai sistem optik reflektif penuh. Sistem ini harus dirancang agar berkas cahaya dapat lewat tanpa menghalangi kaca spion. Selain itu, dibandingkan dengan toleransi kesalahan pada sudut transmisi lensa, sudut pantulan cermin memerlukan ketelitian yang jauh lebih besar.
Dalam upaya meningkatkan resolusi, pendekatan lain melibatkan penyesuaian media antara lensa dan wafer. Teknik litografi perendaman yang dikemukakan oleh Wakil Direktur Riset TSMC, Lin Benjian, menggantikan media dari udara yang memiliki indeks bias mendekati 1 dengan air yang memiliki indeks bias 1.44. Hal ini secara efektif mengurangi panjang gelombang setara dari 193nm menjadi sekitar 134nm, yang diskalakan berdasarkan indeks bias medium.
Gambar 6: Perbedaan sistem litografi kering dan sistem litografi imersi
Teknologi litografi perendaman memungkinkan proses semikonduktor terus menggunakan panjang gelombang dan masker yang sama hanya dengan memasukkan air di antara lensa dan wafer. Teorinya sederhana, namun tantangannya terletak pada implementasi praktisnya. Misalnya, dalam sistem perendaman, gelembung udara dapat terbentuk di dalam air DI (air deionisasi), yang harus dihilangkan seluruhnya. Selain itu, air harus mengalir dengan cepat dan seragam untuk memastikan pemerataan dan menjaga kualitas pencitraan.
Mengurangi k1: Teknik Peningkatan Resolusi (RET).
Pendekatan terakhir untuk meningkatkan resolusi adalah dengan mengurangi nilai k1, yang sangat penting bagi insinyur proses litografi di pabrik semikonduktor, khusus untuk membuat chip 5nm menggunakan DUV (Deep Ultraungu) litografi.
Gambar 7: Diagram skema masker yang digunakan dalam mesin litografi 28nm. Cahaya melewati lubang putih, memproyeksikan titik-titik kuning ke photoresist pada wafer. Dengan menggunakan dua masker untuk eksposur terpisah, peningkatan resolusi tercapai.
Namun, menggandakan waktu pemaparan akan mengurangi separuh laju keluaran wafer per jam (WPH), dengan asumsi laju keluaran tidak berubah. Paparan ganda juga menurunkan tingkat hasil. Jika digabungkan dengan berkurangnya output, hal ini akan menciptakan beban yang tidak dapat ditoleransi bagi industri semikonduktor, yang mengutamakan efisiensi biaya di atas segalanya. Meningkatnya waktu pemaparan pasti akan menyebabkan hasil yang lebih rendah, sehingga tingkat hasil menjadi satu-satunya cara bagi para insinyur untuk menyelamatkan diri mereka sendiri.
Pada mesin litografi perendaman, penggunaan teknik seperti koreksi jarak optik (OPC) dan optimalisasi gabungan sumber cahaya dan masker dapat menurunkan nilai k1 hingga 0.2, sehingga mencapai resolusi 28nm. Dengan eksposur ganda, k1 dapat dikurangi dari awal 0.28 menjadi 0.14, mencapai resolusi 20nm. Eksposur empat kali lipat selanjutnya dapat menurunkan k1 menjadi 0.07, mencapai resolusi sekitar 10nm, bahkan melampaui resolusi mesin litografi EUV 11.5nm. Ini menjadi landasan teoritis untuk litografi perendaman paparan ganda pendekatan dalam mencapai node 7nm, 5nm, dan bahkan 3nm.
Meskipun secara teoritis layak dan divalidasi sebagian oleh beberapa fabs pada node 7nm, pendekatan ini memerlukan beberapa kondisi kritis untuk diselaraskan secara bersamaan. Kuncinya adalah "akurasi overlay" dalam multi-pola—penyelarasan pola yang tepat di antara beberapa eksposur.
Selain itu, banyak teknik proses lain yang juga ikut berperan, seperti masker pergeseran fasa, koreksi jarak optik berbasis model, teknik etsa seperti pola empat kali lipat yang diselaraskan sendiri, dan bahkan teknologi litografi rakitan mandiri terarah yang sedang berkembang. Pendekatan ini menawarkan kemungkinan untuk memproduksi chip 5nm tanpa hanya bergantung pada litografi resolusi lebih tinggi.
Tentu saja, penerapan metode seperti itu memerlukan biaya tinggi, sehingga pabrik semikonduktor biasanya menghindari penggunaan tindakan ekstrem seperti itu untuk memproduksi chip proses lanjutan secara massal. Bagaimanapun juga, solusi-solusi umum biasanya dipilih berdasarkan persaingan pasar, sehingga memastikan bahwa hanya metode manufaktur yang paling layak secara komersial yang dapat bertahan.
Mari kita mulai dengan beberapa pengetahuan dasar, namun silakan lewati bagian ini jika Anda sudah memiliki pemahaman sistematis tentang node proses.
Apakah 5nm hanya permainan kata-kata?
Untuk memahami apakah litografi imersi yang dikombinasikan dengan multi-pola dapat mencapai 5nm, pertama-tama kita memerlukan kejelasan tentang apa yang dimaksud dengan "5nm". Baru-baru ini, terdapat perdebatan baru mengenai topik ini, dengan klaim bahwa ASML telah mengungkap strategi pabrik semikonduktor.
Sebelum mempelajari topik lebar garis, penting untuk memahami peran transistor dan pentingnya lebar garis dalam konteks ini.
Transistor menggunakan gerbang untuk mengontrol konduksi dan cutoff sirkuit: konduksi mewakili '1', sementara cutoff mewakili '0', yang memungkinkan komputasi biner. Panjang gerbang (atau panjang kanal) secara langsung memengaruhi seberapa cepat arus dapat mengalir antara sumber dan drain transistor. Panjang gerbang yang lebih kecil meningkatkan kinerja transistor, memungkinkan aliran arus yang lebih cepat dan dengan demikian kinerja chip yang lebih kuat.
Gambar 1: Diagram skema struktur planar MOSFET (Transistor Efek Medan Semikonduktor Oksida Logam).
Di masa lalu, panjang gerbang transistor didefinisikan sebagai lebar garis, selaras dengan nama node proses, di mana litografi, pengendapan, etsa, dan difusi merupakan proses utama untuk mengurangi lebar garis.
Dengan munculnya struktur transistor tiga dimensi seperti FinFET dan Nanosheet, industri semikonduktor telah mengalihkan fokus untuk menekankan kinerja yang setara. Meskipun diberi label 14nm, teknologi ini memiliki panjang gerbang yang jauh melebihi 14nm. Misalnya, proses 14nm Intel memiliki panjang gerbang 24nm, sedangkan proses 7nm TSMC memiliki panjang gerbang 22nm.
Di sisi lain, lebar garis saja tidak berfungsi sebagai parameter karakteristik untuk mengukur kepadatan transistor. Hal ini karena meskipun lebar saluran kecil, jika jarak antar gerbang besar, jumlah transistor yang dapat ditampung per satuan luas tetap terbatas. Untuk menggambarkan miniaturisasi komponen secara akurat, metrik penting lainnya juga berperan—pitch, seperti yang diilustrasikan dalam diagram di bawah. Misalnya, jika sebelumnya 9 transistor muat dalam satu satuan luas, pengurangan pitch memungkinkan untuk menampung 10 transistor.
Gambar 2: Hubungan antara lebar garis/panjang gerbang, pitch, dan setengah pitch.
Pada tahun 1990an, sebelum 0.35μm, node proses, setengah nada (setengah nada), dan panjang gerbang semuanya selaras. Namun, perbedaan antara setengah nada, panjang gerbang, dan node muncul setelahnya. Hubungan dan evolusi node, half-pitch, dan panjang gerbang dapat diamati dengan jelas dari grafik berikut.
Tabel 1: Korespondensi node proses, setengah pitch, dan panjang gerbang pada tahun yang berbeda, satuan: nm
Kembali ke topik awal, ketika kita berbicara tentang 5nm, yang kita maksud sebenarnya adalah node prosesnya, bukan lebar garis sebenarnya.
Banyak orang mengatakan bahwa nilai nanometer yang diklaim oleh berbagai raksasa semikonduktor saat ini hanyalah istilah pemasaran. Sebenarnya, hal ini berlaku untuk semua node proses dua puluh tahun yang lalu. Sepuluh tahun yang lalu, ketika industri memasuki era struktur tiga dimensi FinFET 14nm, hubungan antara node, pitch, panjang gerbang, dan lebar garis benar-benar terputus.
Tanpa standar yang terpadu, perusahaan secara alami menggunakan istilah-istilah ini untuk bereksperimen dengan konsep. Samsung mempelopori dengan node 14nm-nya, mendorong TSMC untuk segera mengikutinya, meskipun mereka secara konservatif menyebutnya sebagai 16nm. Hanya Intel, yang memproklamirkan diri sebagai pengikut setia Hukum Moore, yang dengan keras kepala berpegang pada konvensi penamaan tradisional untuk lebar garis hingga tahun 2021 ketika mereka akhirnya merevisi penamaan node mereka agar selaras dengan para pesaing.
Tapi apakah ada masalah dengan ini? Faktanya, tidak ada masalah sama sekali.
Transistor telah lama bertransisi dari struktur planar ke struktur tiga dimensi. Jika kita menerjemahkan konsep lebar garis ke dalam kerapatan transistor (MTr/mm², yang berarti jutaan transistor per milimeter persegi), kita menemukan bahwa Hukum Moore belum hilang; hukum ini terus beroperasi dalam bentuk yang berbeda—kerapatan transistor per satuan luas terus meningkat. Hukum Moore awalnya menyatakan bahwa "jumlah transistor per keping berlipat ganda setiap 2 bulan."
Pertempuran Kepadatan Transistor dalam Industri Semikonduktor
Berbagai dimensi karakteristik transistor beragam dan kompleks, dengan masing-masing pabrikan memiliki definisi desain yang berbeda. Akibatnya, produk dari produsen berbeda yang menggunakan teknologi proses yang sama mungkin tidak sepenuhnya dapat dibandingkan.
Saat ini, satu-satunya cara intuitif untuk membandingkan perbedaan dalam proses manufaktur adalah dengan kembali ke esensi Hukum Moore dan membandingkan kepadatan transistor—yaitu, jumlah transistor per satuan luas.
Tabel 2: Kepadatan Transistor per Milimeter Persegi di Berbagai Node untuk Pabrik Wafer Utama, Data Sebagian Bersumber dari Pihak Ketiga
Berdasarkan data pada tabel, pada node 14nm, Intel, TSMC, dan Samsung mencapai sekitar 0.3 miliar transistor per milimeter persegi.
Mulai dari 10nm, Intel mengganti nama 14nm+++ menjadi Intel 10, terus memperbarui namanya namun mengurangi kepadatan transistor ke level terendah di antara para pesaing. Samsung mengoptimalkan node 10nm mereka menjadi 8nm, hampir menyamai level TSMC.
Dalam 2018, TSMC memelopori produksi 7nm menggunakan litografi imersi (1980Ci) dan pola quad. Samsung membalas setahun kemudian dengan litografi EUV tetapi menghadapi masalah hasil karena ketidaktahuan, menyebabkan mereka meninggalkan chip Orion untuk ponsel Samsung, dan memilih untuk menggunakan chip Qualcomm dengan biaya 30% lebih rendah daripada TSMC, sehingga mempertahankan Qualcomm sebagai klien utama. Sementara itu, Intel masih memeras kinerja dari 14nm+++ TSMC mendominasi dengan 7nm.
Evolusi TSMC 7nm dari N7 berbasis DUV, N7P ke N7+ dan N6 berbasis EUV menghasilkan kepadatan transistor yang meningkat dari 0.91 menjadi 1.16 miliar. Samsung mencapai 0.95 miliar, sementara Intel hanya mencapai kepadatan 1 miliar transistor pada tahun 2020.
Pada tahun 2020, Samsung mengumumkan produksi 5nm dengan sedikit peningkatan kepadatan transistor dari 0.95 miliar menjadi 1.27 miliar, dan versi 4nm yang ditingkatkan mencapai 1.37 miliar transistor, jauh dari 5nm awal TSMC sebesar 1.5 miliar dan peningkatan N4P sebesar 1.8 miliar, yang merupakan peningkatan substansial dari 7nm. Samsung menghadapi tantangan serupa pada node 3nm.
Pada tahun 2021, Intel mengganti nama node mereka: 10nm menjadi Intel 7, 7nm menjadi Intel 4, dan node selanjutnya disempurnakan menjadi Intel 3, Intel 20A, dan Intel 18A. Peta jalan CEO Pat Gelsinger bertujuan untuk menaklukkan tiga node selama lima tahun, meskipun Intel 7 telah memanfaatkan 10nm mereka, dan Intel 4 dan Intel 3 mewakili versi yang disempurnakan dari node yang sama.
Berdasarkan pemahaman saat ini, kemajuan Intel dengan Intel 18A kemungkinan akan tertunda setidaknya hingga tahun 2026, sedangkan generasi pertama 2nm TSMC dapat mulai diproduksi pada akhir tahun 2025. Chip A19 Apple pada awal tahun 2025 kemungkinan akan bergantung pada tingkat hasil 2nm TSMC, menyusul peluncuran awal A3 17nm generasi pertama dengan sedikit peningkatan. Yang perlu diperhatikan, kepadatan N4P dan N3B di TSMC masing-masing adalah 1.8 miliar dan 1.9 miliar, dengan peningkatan yang moderat.
Apple mungkin akan mengubah strategi tahun ini, mendorong TSMC untuk mengeksplorasi lebih dalam potensi 3nm. A18, yang mengadopsi N3P, menandai peningkatan kepadatan dari 1.9 miliar menjadi 2.8 miliar transistor dibandingkan dengan A17, yang masih menggunakan teknologi 3nm, dengan kepadatan pesaing di bawah 1.8 miliar dan hasil produksi yang rendah dalam jumlah kecil.
Tren yang perlu diperhatikan adalah perpanjangan Hukum Moore dari 18 menjadi 24 bulan, melambat menjadi 30 bulan pasca-7nm, dengan produksi 7nm pada tahun 2018, 5nm pada tahun 2020, 3nm pada tahun 2023, dan perkiraan produksi 2nm pada tahun 2025, yang mengalami kemajuan kira-kira setiap dua hingga tiga tahun. . Secara teknologi, 1.4nm dapat mempertahankan kecepatan ini, namun melampaui 1nm, pengembangan node mungkin memerlukan waktu hingga lebih dari 40 bulan, mempengaruhi jumlah transistor secara positif sambil memperkecil linewidth.
Selama 20 tahun ke depan, jumlah total transistor chip akan terus tumbuh pesat, berpotensi melampaui proyeksi Hukum Moore pada daya chip tunggal, yang dicontohkan oleh perkiraan TSMC mengenai satu triliun transistor pada GPU dalam dekade berikutnya. Kemajuan di masa depan tidak hanya bergantung pada peningkatan proses tetapi juga pada struktur 3D yang dioptimalkan, material 2D baru, dan teknik pengemasan yang canggih, secara terus menerus. meningkatkan transistor menghitung secara efektif.
Produksi massal dan tingkat hasil telah menjadi wilayah abu-abu.
Tabel 3: Pabrik wafer utama memiliki lini waktu produksi antara 32/28nm dan 14nm menurut peta jalan teknologi, dengan node tambahan pada 22nm.
Di masa lalu, menjadi yang pertama melakukan produksi massal merupakan keuntungan penting dalam persaingan ketat antara Intel, Samsung, dan TSMC. Siapa pun yang dapat mencapai produksi massal terlebih dahulu akan memperoleh keuntungan yang signifikan.
Namun, hari ini, ada perbedaan besar dalam cara setiap perusahaan mendefinisikan node prosesnya. Misalnya, meskipun semua mengklaim berada pada 5nm, kepadatan transistor dapat bervariasi secara drastis. Dari perspektif ini, Intel memberikan sedikit ancaman terhadap TSMC, sementara Samsung sebagian besar telah tersingkir dari persaingan kompetitif.
Strategi Samsung termasuk memanipulasi tingkat hasil. Apa yang dimaksud dengan hasil yang layak produksi pada titik baru adalah aspek yang paling ambigu. Mengikuti pendekatan TSMC, produksi sebenarnya adalah ketika pelanggan eksternal memesan dan berhasil menerima produk mereka pada tingkat hasil saat ini—sebuah konsep yang dikenal sebagai produksi komersial.
Di Samsung, pelanggan awal untuk setiap node baru biasanya bersifat internal, dengan produksi berisiko dimulai pada tahap hasil rendah sambil mengumumkan produksi massal secara publik.
Mengumumkan produksi massal berdasarkan tingkat hasil satu digit selama pengembangan hanya bersifat promosi dan tidak memiliki signifikansi substantif. Jika tingkat hasil tidak mencukupi, pelanggan biasanya menanggung biaya wafer yang rusak. Mengingat kepadatan yang sama, pelanggan lebih memilih memesan pada pabrik yang menawarkan tingkat hasil tertinggi. Dalam situasi di mana tingkat kepadatan dan hasil tidak sama, hanya pengurangan biaya kontrak yang dapat menarik pelanggan sporadis, namun pendekatan ini gagal menghasilkan keuntungan apa pun bagi pabrik wafer.
Penting untuk dicatat bahwa produsen terkadang mengungkapkan tingkat hasil sebesar 60% atau bahkan 80%, namun angka ini sering kali berkaitan dengan chip yang lebih sederhana seperti ASIC untuk rig penambangan. Sebaliknya, tingkat hasil untuk chip yang kompleks seperti prosesor aplikasi seluler (AP) mungkin di bawah 50%, dan untuk chip dengan area luas seperti GPU, mungkin hanya di atas 20%.
Bahkan dengan proses 7nm yang sama, tingkat hasil dapat berbeda secara signifikan tergantung pada produknya. Produsen cenderung menonjolkan angka-angka terbaiknya
menyembunyikan data yang kurang menguntungkan, praktik industri yang umum.
Waktu produksi massal dan tingkat hasil di pabrik wafer merupakan wilayah abu-abu yang siap untuk dimanipulasi. Perbandingan ini melampaui kesetaraan simpul proses sederhana dan melibatkan kepadatan transistor per satuan luas serta waktu aktual dan tingkat hasil yang diperlukan untuk mengamankan pesanan pelanggan komersial—ini mendefinisikan produksi komersial sebenarnya.
Pada tahun 2020, Samsung mengumumkan produksi massal chip 5nm, yang tampaknya melampaui para pesaingnya. Namun, membandingkan kepadatan transistor dan tingkat hasil menunjukkan hasil yang sangat berbeda.
Bagaimana kita bisa mencapai 5nm tanpa EUV？
Pada bagian sebelumnya, kita membahas konsep 5nm dulu dan sekarang. Sederhananya, 20 tahun yang lalu, mengacu pada 5nm berarti lebar garis dan panjang gerbang transistor. Namun saat ini, 5nm mewakili simpul simbolis dalam proses fabrikasi. Ukuran sebenarnya dari kemajuan terletak pada kepadatan transistor per satuan luas, bukan hanya pada simbol ini.
Selanjutnya, kami akan menjelaskan melalui serangkaian diskusi bagaimana mencapai apa yang disebut "5nm" dan "3nm" tanpa litografi EUV. Ceramah Dr. Lin Benjian "Mikrolitografi Optik Menyusut IC Sejuta Kali Lipat" memberikan wawasan rinci tentang topik ini. Kita akan mulai dengan rumus dasar resolusi optik (petunjuk: tidak diperlukan matematika tingkat lanjut, teruslah membaca untuk memahami):
Setengah Pitch = k1λ / sinθ.
Half Pitch: Seperti yang digambarkan pada Gambar 2 artikel, mengacu pada setengah pitch, yaitu lebar garis/panjang gerbang ditambah jarak antar garis, dikalikan 1/2.
k1: Koefisien yang terkait dengan proses, penting untuk mengurangi Half Pitch, yang merupakan fokus utama semua insinyur litografi hebat semikonduktor dan inti diskusi kita.
λ: Panjang gelombang sumber cahaya yang digunakan dalam litografi, yang telah menurun dari 436nm untuk g-line menjadi 13.5nm untuk EUV, sebuah tujuan yang dikejar oleh produsen peralatan litografi.
sinθ: Terkait dengan sudut di mana lensa memfokuskan cahaya ke bidang pencitraan, terutama ditentukan oleh lensa itu sendiri, juga merupakan tujuan produsen peralatan litografi.
Namun, karena panjang gelombang cahaya berubah pada media yang berbeda, ketika mempertimbangkan cara meningkatkan resolusi, indeks bias (n) media antara lensa dan wafer juga harus diperhitungkan. Jadi rumusnya menjadi Setengah Pitch = k1λ / (n sinθ) (Catatan: n sinθ adalah bukaan numerik (NA) alat litografi).
Gambar 3: Diagram skema pemfokusan dan pencitraan cahaya melalui sistem lensa, di mana n mewakili indeks bias medium, dan θ mewakili sudut fokus lensa.
Menggunakan contoh mesin litografi imersi 193nm, dengan nilai k1 0.28, indeks bias (n) air 1.44, dan sinθ 0.93, maka Perhitungan Half Pitch adalah (0.28 × 193) / (1.44 × 0.93) = 54.04 / 1.3392 ≈ 40nm, menunjukkan resolusi 40nm.
Oleh karena itu, untuk meningkatkan resolusi mesin litografi, penyesuaian dapat dilakukan terhadap variabel-variabel dalam rumus dengan cara memperbesar penyebut atau mengurangi pembilangnya, menyebabkan empat kemungkinan: meningkatkan sudut fokus untuk meningkatkan sinθ, menaikkan indeks bias (n) medium, menurunkan koefisien k1, atau memanfaatkan sumber cahaya dengan jarak yang lebih pendek panjang gelombang (λ). Di antara opsi-opsi ini, pengurangan koefisien k1 merupakan salah satu terobosan paling signifikan yang saat ini dilakukan oleh semikonduktor hebat dan memerlukan perhatian yang terfokus.
Meningkatkan sinθ: Mengembangkan lensa yang kompleks dan besar
sinθ ditentukan oleh sudut di mana lensa memfokuskan cahaya, dan sinθ yang lebih tinggi berarti resolusi yang lebih tinggi. Lensa yang digunakan dalam mesin litografi tersedia dalam berbagai ukuran, ketebalan, dan kelengkungan. Mereka ditumpuk dan dirakit dengan cermat setelah perhitungan yang tepat, seringkali memerlukan pemasangan derek. Saat ini, sistem lensa mesin litografi berharga hampir $60 juta, dengan sistem lensa EUV melebihi $100 juta.
Gambar 4: Sistem lensa mesin litografi 0.9NA, dimana NA (Numerical Aperture) = n × sin θ
Menjadikannya begitu rumit juga bertujuan untuk mendorong sinθ sedekat mungkin dengan maksimum teoritis 1.
Saat ini lensa mesin litografi ArF dapat mencapai nilai sinθ sebesar 0.93, sedangkan mesin litografi EUV hanya dapat mencapai 0.33. Target Hyper-NA EUV adalah 0.75, yang juga merupakan tujuan akhir ASML. Jika tidak ada terobosan teknologi baru yang muncul di masa depan, hal ini berpotensi menandai berakhirnya teknologi litografi fisik untuk chip semikonduktor.
Memendekkan Panjang gelombang: Pencocokan Bahan dan Lensa yang Tepat.
Pemendekan panjang gelombang terutama bergantung pada perubahan sumber cahaya, seperti g-line, i-line UV (ultraviolet), KrF, ArF DUV (deep ultraviolet), dan saat ini, EUV (extreme ultraviolet) pada panjang gelombang 13.5nm. Pemendekan panjang gelombang lebih lanjut menyebabkan munculnya sinar-X.
Mengubah sumber cahaya memungkinkan tercapainya panjang gelombang yang diinginkan, namun bahan lensa juga harus disesuaikan, dengan lebih sedikit pilihan bahan yang tersedia seiring dengan berkurangnya panjang gelombang.
Solusi lainnya adalah dengan memasukkan cermin ke dalam rakitan lensa (bagian kuning pada diagram di bawah). Rakitan lensa seperti ini dikenal sebagai sistem optik bias reflektif. Terlepas dari panjang gelombang cahaya, sudut datang dan pantulan pada permukaan cermin adalah sama. Dengan mengganti lensa dengan cermin, toleransi terhadap bandwidth gelombang cahaya dapat ditingkatkan.
Gambar 5: Sistem lensa yang digunakan pada mesin litografi ArF 193nm, yang menggabungkan cermin di antara rakitan lensa seperti yang ditunjukkan dalam diagram.
Jika menyangkut panjang gelombang EUV 13.5nm, seluruh sistem lensa menggunakan cermin, yang dikenal sebagai sistem optik reflektif penuh. Sistem ini harus dirancang agar berkas cahaya dapat lewat tanpa menghalangi kaca spion. Selain itu, dibandingkan dengan toleransi kesalahan pada sudut transmisi lensa, sudut pantulan cermin memerlukan ketelitian yang jauh lebih besar.
Mengubah sumber cahaya tidak hanya mempengaruhi bahan lensa tetapi juga melibatkan bahan untuk photoresist, yang mencakup sifat kimia, transparansi, fotosensitifitas, dan karakteristik lainnya. Hal ini merupakan upaya yang signifikan, memerlukan banyak bahan dan formulasi untuk menangani berbagai lapisan dalam proses pembuatannya. Diantaranya, fotosensitifitas sangat penting untuk produksi yang hemat biaya, karena waktu pemaparan beberapa detik lebih lama per chip dianggap sebagai biaya yang tidak tertahankan.
Meningkatkan indeks bias ( n ): Teknologi litografi perendaman
Dalam upaya meningkatkan resolusi, pendekatan lain melibatkan penyesuaian media antara lensa dan wafer. Teknik litografi perendaman yang dikemukakan oleh Wakil Direktur Riset TSMC, Lin Benjian, menggantikan media dari udara yang memiliki indeks bias mendekati 1 dengan air yang memiliki indeks bias 1.44. Hal ini secara efektif mengurangi panjang gelombang setara dari 193nm menjadi sekitar 134nm, yang diskalakan berdasarkan indeks bias medium.
Gambar 6: Perbedaan sistem litografi kering dan sistem litografi imersi
Teknologi litografi perendaman memungkinkan proses semikonduktor terus menggunakan panjang gelombang dan masker yang sama hanya dengan memasukkan air di antara lensa dan wafer. Teorinya sederhana, namun tantangannya terletak pada implementasi praktisnya. Misalnya, dalam sistem perendaman, gelembung udara dapat terbentuk di dalam air DI (air deionisasi), yang harus dihilangkan seluruhnya. Selain itu, air harus mengalir dengan cepat dan seragam untuk memastikan pemerataan dan menjaga kualitas pencitraan.
Seperti yang telah kita pelajari, mesin litografi imersi ASML, alat Alpha, mengalami 7-8 modifikasi khusus dengan tim Lin Benjian di fasilitas Nanke TSMC selama lebih dari dua tahun. Bahkan setelah menyelesaikan mesin Alpha, versi Beta memerlukan tenaga kerja yang banyak di pabrik wafer untuk memproses wafer yang tak terhitung jumlahnya, mengurangi cacat awal dari ribuan menjadi ratusan atau puluhan, dan pada akhirnya menjadi nol. Proses ini sulit dan menuntut.
Mengurangi k1: Teknik Peningkatan Resolusi (RET).
Pendekatan terakhir untuk meningkatkan resolusi adalah dengan mengurangi nilai k1, yang sangat penting bagi insinyur proses litografi di pabrik semikonduktor, khusus untuk membuat chip 5nm menggunakan DUV (Deep Ultraungu) litografi.
Tantangan pertama yang harus diatasi adalah “pencegahan getaran”, serupa dengan stabilisasi gambar dalam fotografi, yang berupaya meminimalkan getaran relatif antara wafer dan masker selama pemaparan. Hal ini memastikan pola eksposur yang lebih tepat dan mengembalikan resolusi yang hilang akibat getaran. Tantangan kedua adalah “meminimalkan refleksi yang tidak diinginkan,” bertujuan untuk menghilangkan pantulan yang tidak perlu dari permukaan wafer selama pemaparan. Perbaikan pada parameter tersebut menunjukkan bahwa k1 dapat dikontrol hingga sekitar 0.65.
Untuk lebih meningkatkan resolusi, teknik pencitraan sinar ganda digunakan, termasuk iluminasi off-axis dan masker pemindah fasa. Penerangan di luar sumbu menyesuaikan sudut datangnya cahaya, memungkinkan cahaya miring masuk ke dalam topeng. Dengan menyesuaikan sudut-sudut ini, interferensi antara kedua sinar ini meningkatkan resolusi dan menambah kedalaman bidang. Masker pemindah fasa memodifikasi masker untuk menghasilkan perbedaan fasa 180 derajat antara cahaya yang melewati wilayah transparan yang berdekatan. Kedua pendekatan tersebut dapat mengurangi separuh nilai k1 secara individual, namun keduanya termasuk dalam konsep pencitraan sinar ganda dan tidak dapat digunakan secara bersamaan. Metode ini biasanya dapat mengurangi k1 menjadi sekitar 0.28.
Pengurangan lebih lanjut dari k1 melibatkan penggunaan banyak topeng, yang dikenal sebagai pola ganda, sebuah teknik di mana pola rumit dipisahkan antara dua atau lebih topeng dengan pola yang lebih longgar, dengan eksposur bergantian pada wafer (seperti yang ditunjukkan pada Gambar 7).
Gambar 7: Diagram skema masker yang digunakan dalam mesin litografi 28nm. Cahaya melewati lubang putih, memproyeksikan titik-titik kuning ke photoresist pada wafer. Dengan menggunakan dua masker untuk eksposur terpisah, peningkatan resolusi tercapai.
Namun, menggandakan waktu pemaparan akan mengurangi separuh laju keluaran wafer per jam (WPH), dengan asumsi laju keluaran tidak berubah. Paparan ganda juga menurunkan tingkat hasil. Jika digabungkan dengan berkurangnya output, hal ini akan menciptakan beban yang tidak dapat ditoleransi bagi industri semikonduktor, yang mengutamakan efisiensi biaya di atas segalanya. Meningkatnya waktu pemaparan pasti akan menyebabkan hasil yang lebih rendah, sehingga tingkat hasil menjadi satu-satunya cara bagi para insinyur untuk menyelamatkan diri mereka sendiri.
Pada mesin litografi perendaman, penggunaan teknik seperti koreksi jarak optik (OPC) dan optimalisasi gabungan sumber cahaya dan masker dapat menurunkan nilai k1 hingga 0.2, sehingga mencapai resolusi 28nm. Dengan eksposur ganda, k1 dapat dikurangi dari awal 0.28 menjadi 0.14, mencapai resolusi 20nm. Eksposur empat kali lipat selanjutnya dapat menurunkan k1 menjadi 0.07, mencapai resolusi sekitar 10nm, bahkan melampaui resolusi mesin litografi EUV 11.5nm. Ini menjadi landasan teoritis untuk litografi perendaman paparan ganda pendekatan dalam mencapai node 7nm, 5nm, dan bahkan 3nm.
Tabel 4: Resolusi Teoretis yang Dapat Dicapai Menggunakan Berbagai Teknik Peningkatan Resolusi untuk Mesin Litografi Immersion 193nm
Meskipun teorinya terdengar sederhana, penerapan praktisnya jauh dari mudah, terutama dengan teknologi kritis self-aligned multiple patterning (SAMP), yang memungkinkan pengurangan nilai k1 secara signifikan. Kunci dari teknologi ini terletak pada akurasi overlay mesin litografi, yang menentukan presisi penyelarasan antar lapisan pada chip dan dengan demikian memengaruhi hasil beberapa eksposur.
Salah satu pendekatan untuk meningkatkan akurasi overlay adalah dengan memperoleh lebih tinggi ketelitian peralatan, seperti mesin litografi DUV 2100i. Selain itu, setiap pabrik semikonduktor memiliki serangkaian teknik uniknya sendiri. Saat ini, TSMC adalah satu-satunya perusahaan di dunia yang dapat mencapai overlay mesin tunggal (DCO) hampir sempurna menggunakan overlay mesin ganda (MMO), selain dari kinerja mesin litografi. Ada dua data yang dapat dijadikan referensi: TSMC menggunakan mesin litografi MMO:2.5nm 1980ci dengan hasil paparan ganda melebihi 80%, sementara pabrik di daratan Tiongkok dengan MMO:1.5nm 2050i dan paparan ganda telah mencapai hasil mendekati 50% setelah dua tahun upaya terus menerus.
Tahun lalu, Interuniversity Microelectronics Center (IMEC) di Belgia merilis skema teknis untuk mencapai 5nm menggunakan mesin litografi imersi dengan eksposur oktuple.
Di jalur teknologi lainnya, IMEC dan Mentor bersama-sama mengembangkan teknologi Self-Aligned Lithography and Etching (SALELE), yang tidak memerlukan tambahan logam dan kapasitor tambahan. Mereka juga mengeksplorasi metode litografi yang mengabaikan penggunaan masker tradisional dengan berfokus pada penelitian material, mensintesis polimer terlebih dahulu dan kemudian menginduksi interaksi kimia tertentu melalui pemanasan untuk mencapai "Directed Self-Assembly" (DSA), membentuk struktur seperempat dari ukuran aslinya.
Selain itu, karena EUV mudah diserap dan tidak mampu meningkatkan indeks bias (nilai n) seperti DUV dengan perendaman air, ASML ditingkatkan melalui High-NA dan Hyper-NA untuk meningkatkan sinθ, namun jalur ini pada akhirnya akan mencapai batasnya. Oleh karena itu, dalam proses manufaktur semikonduktor, pengurangan k1 secara signifikan melalui beberapa eksposur tetap menjadi teknologi yang penting, terlepas dari apakah itu DUV atau EUV. Hal ini juga menyoroti semakin pentingnya deposisi dan etsa peralatan. AMAT, LAM, dan TEL dengan giat mengembangkan teknologi terkait, termasuk pulsa yang lebih kompleks, kontrol yang lebih halus, dan perkakas listrik yang lebih tinggi, terutama teknologi deposisi lapisan atom dan etsa, yang akan mengubah rute proses tradisional.
Kembali ke tabel kepadatan transistor di bagian kedua artikel, apakah node masa depan diberi label "3nm" atau "N+4" bukanlah fokusnya; yang penting adalah apakah kepadatan transistor chip dapat ditingkatkan secara signifikan.
Rekomendasi Terkait
粤公网安备44030002007346号