Làm thế nào chúng ta có thể sản xuất chip 5nm mà không cần máy in thạch bản EUV?

Trang chủ Nhà báo Khái niệm cơ bản về điện tử Làm thế nào chúng ta có thể sản xuất chip 5nm mà không cần máy in thạch bản EUV?

2024-07-01 3103

Đúng là máy in thạch bản tia cực tím sâu (DUV), đã tồn tại hơn 20 năm, vẫn đang được sử dụng và phát triển. Việc sử dụng kỹ thuật in thạch bản DUV nhúng kết hợp với kỹ thuật đa mẫu khiến việc sản xuất chip 5nm và thậm chí có thể là 3nm trong các tình huống cực kỳ chi phí không tốn kém là hoàn toàn khả thi.

Mặc dù khả thi về mặt lý thuyết và được xác nhận một phần bởi một số nhà máy ở nút 7nm, nhưng phương pháp này yêu cầu một số điều kiện quan trọng để căn chỉnh đồng thời. Điểm mấu chốt trong số này là "độ chính xác của lớp phủ" trong nhiều mẫu—căn chỉnh chính xác các mẫu giữa nhiều lần phơi sáng.

Hơn nữa, nhiều kỹ thuật xử lý khác được đưa vào sử dụng, chẳng hạn như mặt nạ dịch pha, hiệu chỉnh độ gần quang học dựa trên mô hình, các kỹ thuật khắc như tạo khuôn tứ giác tự liên kết và thậm chí cả các công nghệ in thạch bản tự lắp ráp có hướng mới nổi. Những phương pháp tiếp cận này mang lại khả năng sản xuất chip 5nm mà không chỉ dựa vào kỹ thuật in thạch bản có độ phân giải cao hơn.

Tất nhiên, việc áp dụng các phương pháp như vậy đòi hỏi chi phí cao, vì vậy các nhà máy bán dẫn thường tránh sử dụng các biện pháp cực đoan như vậy để sản xuất hàng loạt chip xử lý tiên tiến. Xét cho cùng, các giải pháp phổ biến thường được lựa chọn dựa trên sự cạnh tranh trên thị trường, đảm bảo rằng chỉ những phương pháp sản xuất khả thi nhất về mặt thương mại mới tồn tại được.

Hãy bắt đầu với một số kiến thức cơ bản, nhưng vui lòng bỏ qua phần này nếu bạn đã hiểu biết một cách có hệ thống về các nút quy trình.

5nm chỉ là một cách chơi chữ?

Để hiểu liệu kỹ thuật in thạch bản nhúng kết hợp với đa mẫu có thể đạt được 5nm hay không, trước tiên chúng ta cần hiểu rõ "5nm" đề cập đến điều gì. Gần đây, đã có một cuộc tranh luận mới về chủ đề này, với tuyên bố rằng ASML đã vạch trần chiến lược của các nhà máy bán dẫn.

Trước khi đi sâu vào chủ đề về độ rộng đường truyền, điều quan trọng là phải hiểu vai trò của bóng bán dẫn và tầm quan trọng của độ rộng đường truyền trong bối cảnh này.

Transistor sử dụng một cổng để điều khiển quá trình dẫn và ngắt mạch: quá trình dẫn biểu thị '1', trong khi quá trình ngắt biểu thị '0', cho phép tính toán nhị phân. Chiều dài cổng (hoặc chiều dài kênh) ảnh hưởng trực tiếp đến tốc độ dòng điện chạy giữa cực nguồn và cực máng của transistor. Chiều dài cổng nhỏ hơn sẽ cải thiện hiệu suất của transistor, cho phép dòng điện chạy nhanh hơn và do đó hiệu suất chip mạnh hơn.

Hình 1: Sơ đồ cấu trúc phẳng của MOSFET (Transistor hiệu ứng trường kim loại-ôxít-bán dẫn).

Trước đây, độ dài cổng bóng bán dẫn được định nghĩa là độ rộng đường truyền, căn chỉnh với tên nút quy trình, trong đó in thạch bản, lắng đọng, khắc và khuếch tán là các quá trình trung tâm để giảm độ rộng của đường.

Với sự xuất hiện của các cấu trúc bóng bán dẫn ba chiều như FinFET và Nanosheets, ngành công nghiệp bán dẫn đã chuyển trọng tâm sang nhấn mạnh vào hiệu suất tương đương. Mặc dù được dán nhãn là 14nm nhưng những công nghệ này có chiều dài cổng vượt xa 14nm. Ví dụ: quy trình 14nm của Intel có chiều dài cổng là 24nm, trong khi quy trình 7nm của TSMC có chiều dài cổng là 22nm.

Mặt khác, chỉ độ rộng đường dây không đóng vai trò là thông số đặc trưng để đo mật độ bóng bán dẫn. Điều này là do ngay cả với độ rộng đường truyền nhỏ, nếu khoảng cách giữa các cổng lớn thì số lượng bóng bán dẫn có thể chứa trên một đơn vị diện tích vẫn bị hạn chế. Để mô tả chính xác quá trình thu nhỏ thành phần, một thước đo quan trọng khác sẽ được sử dụng—cao độ, như được minh họa trong sơ đồ bên dưới. Ví dụ: trước đây 9 bóng bán dẫn nằm gọn trong một đơn vị diện tích, việc giảm cường độ cho phép chứa 10 bóng bán dẫn.

Hình 2: Mối quan hệ giữa chiều rộng đường/chiều dài cổng, cao độ và nửa cao độ.

Vào những năm 1990, trước 0.35μm, các nút xử lý, nửa bước (nửa bước) và độ dài cổng đều được căn chỉnh. Tuy nhiên, phân kỳ giữa nửa bước, chiều dài cổng và các nút xuất hiện sau đó. Mối quan hệ và sự phát triển của các nút, nửa bước và độ dài cổng có thể được quan sát rõ ràng từ biểu đồ sau.

Bảng 1: Sự tương ứng của các nút quy trình, nửa bước và độ dài cổng qua các năm khác nhau, đơn vị: nm

Quay lại chủ đề ban đầu, khi nói về 5nm, thực ra chúng ta đang đề cập đến nút xử lý của nó hơn là chiều rộng đường thực tế của nó.

Nhiều người muốn nói rằng các giá trị nanomet được các gã khổng lồ bán dẫn khác nhau tuyên bố ngày nay chỉ đơn thuần là các thuật ngữ tiếp thị. Nói đúng ra, điều này đúng với tất cả các nút quy trình cách đây hai mươi năm. Mười năm trước, khi ngành bước vào kỷ nguyên cấu trúc ba chiều FinFET 14nm, nó đã phá vỡ hoàn toàn mối liên hệ giữa các nút, cao độ, chiều dài cổng và chiều rộng đường.

Nếu không có một tiêu chuẩn thống nhất, các công ty sẽ sử dụng những thuật ngữ này một cách tự nhiên để giải quyết các khái niệm. Samsung đã đi tiên phong với nút 14nm, khiến TSMC nhanh chóng làm theo, mặc dù họ vẫn dán nhãn thận trọng là 16nm. Chỉ có Intel, những người tự nhận là những người kiên định tuân theo Định luật Moore, ngoan cố tuân thủ các quy ước đặt tên truyền thống cho độ rộng đường cho đến năm 2021 khi cuối cùng họ sửa đổi cách đặt tên nút của mình để phù hợp với các đối thủ cạnh tranh.

Nhưng có vấn đề gì với điều này? Trên thực tế, không có vấn đề gì cả.

Transistor từ lâu đã chuyển đổi từ cấu trúc phẳng sang cấu trúc ba chiều. Nếu chúng ta chuyển đổi khái niệm độ rộng đường dây thành mật độ transistor (MTr/mm², nghĩa là triệu transistor trên một milimét vuông), chúng ta thấy rằng Định luật Moore vẫn chưa biến mất; nó vẫn tiếp tục vận hành dưới một dạng khác—mật độ transistor trên một đơn vị diện tích liên tục tăng lên. Định luật Moore ban đầu phát biểu rằng "số lượng transistor trên mỗi chip tăng gấp đôi sau mỗi 2 tháng".

Cuộc chiến về mật độ bóng bán dẫn trong ngành công nghiệp bán dẫn

Các kích thước đặc trưng khác nhau của bóng bán dẫn rất đa dạng và phức tạp, mỗi nhà sản xuất có định nghĩa thiết kế khác nhau. Do đó, các sản phẩm từ các nhà sản xuất khác nhau sử dụng cùng một công nghệ xử lý có thể không hoàn toàn có thể so sánh được.

Hiện tại, cách trực quan duy nhất để so sánh sự khác biệt trong quy trình sản xuất là quay trở lại bản chất của Định luật Moore và so sánh mật độ bóng bán dẫn—tức là số lượng bóng bán dẫn trên một đơn vị diện tích.

Bảng 2: Mật độ bóng bán dẫn trên mỗi milimét vuông tại các nút khác nhau của các nhà máy đúc wafer lớn, dữ liệu một phần có nguồn từ bên thứ ba

Theo dữ liệu trong bảng, tại nút 14nm, Intel, TSMC và Samsung đạt được khoảng 0.3 tỷ bóng bán dẫn trên mỗi milimet vuông.

Bắt đầu từ 10nm, Intel đã đổi tên thương hiệu 14nm+++ của mình thành Intel 10, giữ nguyên tên nhưng giảm mật độ bóng bán dẫn xuống mức thấp nhất so với các đối thủ cạnh tranh. Samsung đã tối ưu hóa quy trình 10nm của họ thành nút 8nm, gần như ngang bằng với trình độ của TSMC.

Song song với sự tăng trưởng vượt xa mong đợi của TSMC đi tiên phong trong việc sản xuất quy trình 7nm bằng kỹ thuật in thạch bản nhúng (1980Ci) và tạo khuôn hình tứ giác. Một năm sau, Samsung phản đối bằng kỹ thuật in thạch bản EUV nhưng gặp phải vấn đề về năng suất do không quen thuộc, khiến họ từ bỏ chip Orion cho điện thoại Samsung, thay vào đó chọn sử dụng chip Qualcomm với chi phí thấp hơn 30% so với TSMC, giữ lại Qualcomm làm khách hàng lớn. Trong khi đó, Intel vẫn đang siết chặt hiệu năng từ 14nm+++, trong khi TSMC chiếm ưu thế với 7nm.

Sự tiến hóa 7nm của TSMC từ N7, N7P dựa trên DUV sang N7+ và N6 dựa trên EUV đã đạt được mật độ bóng bán dẫn tăng từ 0.91 lên 1.16 tỷ. Samsung đạt 0.95 tỷ, trong khi Intel chỉ đạt được mật độ bóng bán dẫn 1 tỷ vào năm 2020.

Năm 2020, Samsung công bố sản xuất 5nm với sự gia tăng nhỏ về mật độ bóng bán dẫn từ 0.95 tỷ lên 1.27 tỷ bóng bán dẫn và phiên bản 4nm cải tiến của họ đã đạt được 1.37 tỷ bóng bán dẫn, kém 5nm ban đầu của TSMC ở mức 1.5 tỷ và N4P cải tiến ở mức 1.8 tỷ, đây là một bản nâng cấp đáng kể so với 7nm. Samsung phải đối mặt với những thách thức tương tự ở nút 3nm.

Vào năm 2021, Intel đã đổi tên các nút của họ: 10nm trở thành Intel 7, 7nm trở thành Intel 4 và các nút khác được cải tiến thành Intel 3, Intel 20A và Intel 18A. Lộ trình của CEO Pat Gelsinger nhằm mục đích chinh phục ba nút trong vòng 7 năm, mặc dù Intel 10 đã tận dụng 4nm của họ, còn Intel 3 và Intel XNUMX đại diện cho các phiên bản cải tiến của cùng một nút.

Dựa trên hiểu biết hiện tại, tiến trình của Intel với Intel 18A có thể bị trì hoãn cho đến ít nhất là năm 2026, trong khi tiến trình 2nm thế hệ đầu tiên của TSMC có thể bắt đầu được sản xuất vào cuối năm 2025. Chip A19 của Apple vào đầu năm 2025 có thể sẽ phụ thuộc vào tốc độ sản xuất 2nm của TSMC, sau khi họ sớm phát hành A3 17nm thế hệ đầu tiên với sự cải thiện nhỏ. Đáng chú ý, mật độ N4P và N3B tại TSMC lần lượt là 1.8 tỷ và 1.9 tỷ với mức tăng khiêm tốn.

Apple có thể thay đổi chiến lược trong năm nay, thúc đẩy TSMC khám phá sâu hơn về tiềm năng 3nm. A18, áp dụng N3P, đánh dấu sự gia tăng mật độ từ 1.9 tỷ lên 2.8 tỷ bóng bán dẫn so với A17, vẫn là 3nm, với mật độ của đối thủ cạnh tranh dưới 1.8 tỷ và năng suất thấp trong các lô nhỏ.

Một xu hướng đáng chú ý là việc kéo dài Định luật Moore từ 18 lên 24 tháng, giảm xuống còn 30 tháng sau 7nm, với việc sản xuất 7nm vào năm 2018, 5nm vào năm 2020, 3nm vào năm 2023 và dự đoán 2nm vào năm 2025, tiến triển khoảng hai đến ba năm một lần . Về mặt công nghệ mà nói, 1.4nm có thể duy trì tốc độ này, nhưng ngoài 1nm, quá trình phát triển nút có thể kéo dài đến hơn 40 tháng, tác động tích cực đến số lượng bóng bán dẫn trong khi thu nhỏ băng thông đường truyền.

Trong 20 năm tới, tổng số bóng bán dẫn chip sẽ tiếp tục tăng trưởng nhanh chóng, có khả năng vượt qua các dự đoán ban đầu của Định luật Moore về sức mạnh của một chip, được minh chứng bằng dự báo của TSMC về một nghìn tỷ bóng bán dẫn trên GPU trong thập kỷ tới. Những tiến bộ trong tương lai sẽ không chỉ dựa vào cải tiến quy trình mà còn dựa vào cấu trúc 3D được tối ưu hóa, vật liệu 2D mới và kỹ thuật đóng gói tiên tiến, liên tục. thúc đẩy đếm bóng bán dẫn một cách hiệu quả.

Sản xuất hàng loạt và tỷ lệ năng suất đã trở thành một vùng xám.

Bảng 3: Các nhà máy sản xuất tấm bán dẫn chính có tiến trình sản xuất từ 32/28nm đến 14nm theo lộ trình công nghệ, với một nút bổ sung ở 22nm.

Trước đây, việc sản xuất hàng loạt là lợi thế đầu tiên trong cuộc cạnh tranh khốc liệt giữa Intel, Samsung và TSMC. Ai có thể đạt được sản xuất hàng loạt trước tiên sẽ có được lợi thế đáng kể.

Tuy nhiên, hôm nay, có sự khác biệt lớn trong cách mỗi công ty xác định các nút quy trình của họ. Ví dụ, mặc dù tất cả đều tuyên bố là ở tiến trình 5nm nhưng mật độ bóng bán dẫn có thể thay đổi đáng kể. Từ góc độ này, Intel đặt ra một mối đe dọa nhỏ đối với TSMC, trong khi Samsung phần lớn đã bị loại khỏi cuộc đua cạnh tranh.

Chiến lược của Samsung bao gồm việc thao túng tỷ lệ lợi nhuận. Điều tạo nên lợi nhuận xứng đáng để sản xuất tại một nút mới là khía cạnh mơ hồ nhất. Theo cách tiếp cận của TSMC, sản xuất thực sự là khi khách hàng bên ngoài đặt hàng và nhận thành công sản phẩm của họ ở mức sản lượng hiện tại—một khái niệm được gọi là sản xuất thương mại.

Tại Samsung, khách hàng ban đầu cho mỗi nút mới thường là nội bộ, với rủi ro sản xuất bắt đầu ở giai đoạn năng suất thấp trong khi công bố công khai sản xuất hàng loạt.

Việc công bố sản xuất hàng loạt dựa trên tỷ lệ sản lượng một chữ số trong quá trình phát triển chỉ mang tính chất quảng cáo và thiếu ý nghĩa thực chất. Trong trường hợp tỷ lệ sản lượng không đủ, khách hàng thường phải chịu chi phí cho những tấm bán dẫn bị lỗi. Với mật độ bằng nhau, khách hàng ưu tiên đặt hàng với nhà máy có tỷ suất lợi nhuận cao nhất. Trong trường hợp cả mật độ và tỷ suất lợi nhuận đều chậm lại, chỉ có phí hợp đồng giảm mới có thể thu hút khách hàng lẻ tẻ, tuy nhiên cách tiếp cận này không tạo ra bất kỳ lợi nhuận nào cho nhà sản xuất tấm bán dẫn.

Điều quan trọng cần lưu ý là các nhà sản xuất đôi khi tiết lộ tỷ lệ lợi nhuận cao tới 60% hoặc thậm chí 80%, nhưng những con số này thường liên quan đến các chip đơn giản hơn như ASIC dành cho giàn khai thác. Ngược lại, tỷ lệ lợi nhuận của các chip phức tạp như bộ xử lý ứng dụng di động (AP) có thể dưới 50% và đối với các chip diện tích lớn như GPU, con số này có thể chỉ hơn 20%.

Ngay cả với cùng quy trình 7nm, hiệu suất có thể khác nhau đáng kể tùy thuộc vào sản phẩm. Các nhà sản xuất có xu hướng làm nổi bật những con số đẹp nhất của họ trong khi
giữ lại dữ liệu ít thuận lợi hơn, một thông lệ chung của ngành.

Thời điểm sản xuất hàng loạt và tỷ lệ sản lượng tại các nhà máy sản xuất tấm bán dẫn là một vùng chưa chín muồi để thao túng. Sự so sánh này vượt xa sự tương đương của nút quy trình đơn giản và liên quan đến mật độ bóng bán dẫn trên một đơn vị diện tích cũng như tỷ lệ thời gian và hiệu suất thực tế cần thiết để đảm bảo các đơn đặt hàng của khách hàng thương mại—điều này xác định sản xuất thương mại thực sự.

Năm 2020, Samsung công bố sản xuất hàng loạt chip 5nm, dường như vượt xa các đối thủ. Tuy nhiên, so sánh mật độ bóng bán dẫn và hiệu suất cho thấy một kết quả hoàn toàn khác.

Làm thế nào chúng ta có thể đạt được 5nm mà không cần EUV？

Trong các phần trước, chúng ta đã thảo luận về các khái niệm 5nm trong quá khứ và hiện tại. Nói một cách đơn giản, 20 năm trước, đề cập đến 5nm có nghĩa là băng thông đường truyền và độ dài cổng của bóng bán dẫn. Tuy nhiên, ngày nay, 5nm đại diện cho một nút mang tính biểu tượng trong quá trình chế tạo. Thước đo thực sự của sự tiến bộ nằm ở mật độ bóng bán dẫn trên một đơn vị diện tích chứ không chỉ ở biểu tượng này.

Tiếp theo, chúng tôi sẽ giải thích thông qua một loạt cuộc thảo luận về cách đạt được cái gọi là "5nm" và "3nm" mà không cần kỹ thuật in thạch bản EUV. Bài giảng của Tiến sĩ Lin Benjian "Kỹ thuật quang khắc vi mô làm co IC hàng triệu lần" cung cấp những hiểu biết chi tiết về chủ đề này. Chúng ta sẽ bắt đầu với công thức độ phân giải quang học cơ bản (gợi ý: không yêu cầu toán nâng cao, hãy đọc tiếp để hiểu):

Nửa Cao độ = k1λ/sinθ.

Nửa cao độ: Như được mô tả trong Hình 2 của bài viết, nó đề cập đến một nửa cao độ, là độ rộng đường truyền/chiều dài cổng cộng với khoảng cách giữa các dòng, nhân với 1/2.

k1: Một hệ số liên quan đến quy trình, rất quan trọng để giảm Half Pitch, đây là trọng tâm chính của tất cả các kỹ sư in thạch bản nhà máy bán dẫn và là cốt lõi của cuộc thảo luận của chúng ta.

λ: Bước sóng của nguồn sáng được sử dụng trong in thạch bản, đã giảm từ 436nm đối với g-line xuống 13.5nm đối với EUV, mục tiêu mà các nhà sản xuất thiết bị in thạch bản theo đuổi.

sinθ: Liên quan đến góc mà thấu kính tập trung ánh sáng vào mặt phẳng hình ảnh, chủ yếu được xác định bởi chính thấu kính, cũng là mục tiêu của các nhà sản xuất thiết bị in thạch bản.

Tuy nhiên, do bước sóng ánh sáng thay đổi trong các môi trường khác nhau, nên khi xem xét cách tăng độ phân giải, chiết suất (n) của môi trường giữa thấu kính và tấm bán dẫn cũng phải được tính đến. Như vậy công thức trở thành Nửa bước = k1λ / (n sinθ) (Lưu ý: n sinθ là khẩu độ số (NA) của công cụ in thạch bản).

Hình 3: Sơ đồ tập trung ánh sáng và tạo ảnh qua hệ thống thấu kính, trong đó n đại diện cho chiết suất của môi trường và θ đại diện cho góc lấy nét của thấu kính.

Sử dụng máy in thạch bản ngâm 193nm làm ví dụ, với giá trị k1 là 0.28, chiết suất (n) của nước là 1.44 và sinθ là 0.93, Tính toán nửa bước là (0.28 × 193) / (1.44 × 0.93) = 54.04 / 1.3392 ≈ 40nm, biểu thị độ phân giải 40nm.

Vì vậy, để nâng cao độ phân giải của máy in thạch bản, có thể điều chỉnh các biến trong công thức bằng cách mở rộng mẫu số hoặc giảm tử số, dẫn đến bốn khả năng: tăng góc hội tụ để cải thiện sinθ, tăng chiết suất (n) của môi trường, giảm hệ số k1, hoặc sử dụng nguồn sáng có ánh sáng ngắn hơn bước sóng (λ). Trong số các lựa chọn này, việc giảm hệ số k1 nổi bật là một trong những bước đột phá quan trọng nhất mà ngành bán dẫn hiện đang theo đuổi. fab và đảm bảo sự chú ý tập trung.

Tăng sinθ: Phát triển các thấu kính phức tạp và lớn

sinθ được xác định bởi góc mà ống kính tập trung ánh sáng và sinθ cao hơn tương ứng với độ phân giải cao hơn. Các thấu kính được sử dụng trong máy in thạch bản có nhiều kích cỡ, độ dày và độ cong khác nhau. Chúng được xếp chồng lên nhau và lắp ráp một cách tỉ mỉ sau khi tính toán chính xác, thường phải lắp đặt cần cẩu. Hiện nay, hệ thống thấu kính của máy in thạch bản có giá gần 60 triệu USD, trong đó hệ thống thấu kính EUV vượt quá 100 triệu USD.

Hình 4: Hệ thấu kính máy in thạch bản 0.9NA, trong đó NA (Khẩu độ số) = n × sin θ

Làm cho nó trở nên phức tạp cũng nhằm mục đích đẩy sinθ càng gần mức tối đa lý thuyết là 1 càng tốt.

Hiện nay, thấu kính của máy in thạch bản ArF có thể đạt giá trị sinθ là 0.93, trong khi máy in thạch bản EUV chỉ có thể đạt tới 0.33. Mục tiêu của Hyper-NA EUV là 0.75, đây cũng là mục tiêu cuối cùng của ASML. Nếu không có đột phá công nghệ mới nào xuất hiện trong tương lai, điều này có thể đánh dấu sự kết thúc của công nghệ in thạch bản vật lý cho chip bán dẫn.

Sự làm ngắn lại Bước sóng: Kết hợp chính xác giữa vật liệu và ống kính.

Việc rút ngắn bước sóng chủ yếu dựa vào việc thay đổi nguồn sáng, chẳng hạn như g-line, i-line UV (tia cực tím), KrF, ArF DUV (tia cực tím sâu) và hiện tại là EUV (tia cực tím) ở bước sóng 13.5nm. Tiếp tục rút ngắn bước sóng dẫn đến tia X.

Việc thay đổi nguồn sáng cho phép đạt được bước sóng mong muốn, nhưng vật liệu của thấu kính cũng phải được điều chỉnh tương ứng, với ít lựa chọn vật liệu hơn khi bước sóng giảm.

Một giải pháp khác liên quan đến việc kết hợp các gương vào cụm thấu kính (phần màu vàng trong sơ đồ bên dưới). Những cụm thấu kính như vậy được gọi là hệ thống quang học khúc xạ phản xạ. Bất kể bước sóng ánh sáng, góc tới và góc phản xạ trên bề mặt gương đều bằng nhau. Bằng cách thay thế thấu kính bằng gương, khả năng chịu đựng băng thông sóng ánh sáng có thể tăng lên.

Hình 5: Hệ thống thấu kính sử dụng trong máy in thạch bản ArF 193nm, kết hợp các gương giữa các cụm thấu kính như trên sơ đồ.

Khi nói đến bước sóng 13.5nm của EUV, toàn bộ hệ thống thấu kính sử dụng gương, được gọi là hệ thống quang học phản xạ hoàn toàn. Hệ thống này phải được thiết kế để cho phép các chùm ánh sáng đi qua mà không cản trở gương. Ngoài ra, so với khả năng chịu lỗi ở góc truyền của thấu kính, góc phản chiếu của gương đòi hỏi độ chính xác cao hơn nhiều.

Việc thay đổi nguồn sáng không chỉ ảnh hưởng đến vật liệu thấu kính mà còn liên quan đến vật liệu cho chất quang dẫn, bao gồm các tính chất hóa học, độ trong suốt, độ nhạy sáng và các đặc tính khác. Đây là một công việc quan trọng, đòi hỏi nhiều vật liệu và công thức để giải quyết các lớp khác nhau trong quy trình sản xuất. Trong số này, độ nhạy sáng là rất quan trọng để sản xuất tiết kiệm chi phí, vì thời gian phơi sáng thêm vài giây cho mỗi con chip cũng được coi là chi phí không thể chịu nổi.

Tăng chiết suất ( n ): Công nghệ in thạch bản nhúng

Trong nỗ lực nâng cao độ phân giải, một phương pháp khác liên quan đến việc điều chỉnh môi trường giữa thấu kính và tấm bán dẫn. Kỹ thuật in thạch bản ngâm, do Phó Giám đốc Nghiên cứu của TSMC, Lin Benjian đề xuất, thay thế môi trường từ không khí, có chiết suất gần bằng 1, bằng nước, có chiết suất 1.44. Điều này làm giảm hiệu quả bước sóng tương đương từ 193nm xuống khoảng 134nm, được điều chỉnh theo chiết suất của môi trường.

Hình 6: Sự khác biệt giữa hệ thống in thạch bản khô và hệ thống in thạch bản ngâm

Công nghệ in thạch bản nhúng cho phép các quá trình bán dẫn tiếp tục sử dụng cùng bước sóng và mặt nạ bằng cách đưa nước vào giữa thấu kính và tấm bán dẫn. Lý thuyết rất đơn giản, nhưng thách thức nằm ở việc thực hiện thực tế. Ví dụ, trong các hệ thống ngâm, bọt khí có thể hình thành trong nước DI (nước khử ion), bọt khí này phải được loại bỏ hoàn toàn. Hơn nữa, nước phải chảy nhanh và đồng đều để đảm bảo phân bố đều và duy trì chất lượng hình ảnh.

Như chúng ta đã biết, máy in thạch bản nhúng của ASML, công cụ Alpha, đã trải qua 7-8 lần sửa đổi đặc biệt với nhóm của Lin Benjian tại cơ sở Nanke của TSMC trong khoảng thời gian hơn hai năm. Ngay cả sau khi hoàn thiện máy Alpha, phiên bản Beta vẫn yêu cầu nhân lực dồi dào tại nhà máy sản xuất tấm bán dẫn để xử lý vô số tấm bán dẫn, giảm các khuyết tật ban đầu từ hàng nghìn xuống hàng trăm hoặc hàng chục và cuối cùng là bằng XNUMX. Quá trình này rất khó khăn và đòi hỏi khắt khe.

Giảm k1: Kỹ thuật nâng cao độ phân giải (RET).

Cách tiếp cận cuối cùng để cải thiện độ phân giải là giảm giá trị k1, giá trị này rất quan trọng đối với các kỹ sư xử lý in thạch bản trong các nhà máy bán dẫn, đặc biệt là để tạo chip 5nm sử dụng DUV (Deep Tia cực tím) in thạch bản.

Thách thức đầu tiên cần giải quyết là "chống rung", giống như tính năng ổn định hình ảnh trong nhiếp ảnh, trong đó nỗ lực được thực hiện để giảm thiểu rung động tương đối giữa tấm bán dẫn và mặt nạ trong quá trình phơi sáng. Điều này đảm bảo các mẫu phơi sáng chính xác hơn và khôi phục độ phân giải bị mất do rung động. Thử thách thứ hai là "giảm thiểu sự phản xạ không mong muốn," nhằm mục đích loại bỏ các phản xạ không cần thiết từ bề mặt wafer trong quá trình tiếp xúc. Những cải tiến trong các tham số này cho thấy k1 có thể được kiểm soát ở mức khoảng 0.65.

Để nâng cao hơn nữa độ phân giải, kỹ thuật hình ảnh chùm tia kép được sử dụng, bao gồm chiếu sáng ngoài trục và mặt nạ chuyển pha. Chiếu sáng ngoài trục điều chỉnh góc tới của ánh sáng, cho phép ánh sáng xiên đi vào mặt nạ. Bằng cách điều chỉnh các góc này, sự giao thoa giữa hai chùm tia này sẽ nâng cao độ phân giải và tăng độ sâu trường ảnh. Mặt nạ chuyển pha sửa đổi mặt nạ để tạo ra độ lệch pha 180 độ giữa ánh sáng truyền qua các vùng trong suốt liền kề. Cả hai phương pháp đều có thể giảm một nửa giá trị k1 riêng lẻ, nhưng chúng thuộc khái niệm tạo ảnh chùm tia kép và không thể sử dụng cùng nhau. Các phương pháp này thường có thể giảm k1 xuống khoảng 0.28.

Việc giảm thêm k1 liên quan đến việc sử dụng nhiều mặt nạ, được gọi là nhiều mẫu, một kỹ thuật trong đó các mẫu phức tạp được phân chia giữa hai hoặc nhiều mặt nạ với các mẫu lỏng hơn, xen kẽ các mức phơi sáng trên tấm bán dẫn (như trong Hình 7).

Hình 7: Sơ đồ các mặt nạ được sử dụng trong máy in thạch bản 28nm. Ánh sáng đi qua các khe màu trắng, chiếu các chấm màu vàng lên chất quang dẫn trên tấm bán dẫn. Bằng cách sử dụng hai mặt nạ để phơi sáng riêng biệt, độ phân giải sẽ được nâng cao.

Tuy nhiên, việc tăng gấp đôi thời gian phơi sáng sẽ dẫn đến tốc độ đầu ra của wafer mỗi giờ (WPH) giảm một nửa, giả sử nó không thay đổi. Nhiều lần tiếp xúc cũng làm giảm tỷ lệ lợi nhuận. Khi kết hợp với sản lượng giảm, điều này tạo ra gánh nặng không thể chịu đựng được cho ngành công nghiệp bán dẫn vốn coi trọng hiệu quả chi phí hơn tất cả. Thời gian tiếp xúc tăng lên chắc chắn sẽ dẫn đến năng suất thấp hơn, khiến tỷ lệ năng suất trở thành cách duy nhất mà các kỹ sư có thể tự cứu mình.

Trên máy in thạch bản nhúng, việc sử dụng các kỹ thuật như hiệu chỉnh độ gần quang học (OPC) và tối ưu hóa chung nguồn sáng và mặt nạ có thể đẩy giá trị k1 xuống 0.2, đạt độ phân giải 28nm. Với độ phơi sáng kép, k1 có thể giảm từ 0.28 ban đầu xuống 0.14, đạt được độ phân giải 20nm. Phơi sáng gấp bốn lần có thể giảm thêm k1 xuống 0.07, đạt độ phân giải khoảng 10nm, thậm chí vượt qua độ phân giải 11.5nm của máy in thạch bản EUV. Điều này tạo thành cơ sở lý thuyết cho kỹ thuật in thạch bản nhúng. tiếp xúc nhiều cách tiếp cận để đạt được các nút 7nm, 5nm và thậm chí 3nm.

Bảng 4: Độ phân giải có thể đạt được về mặt lý thuyết bằng cách sử dụng các kỹ thuật nâng cao độ phân giải khác nhau cho máy in thạch bản nhúng 193nm

Mặc dù lý thuyết nghe có vẻ đơn giản nhưng ứng dụng thực tế của nó lại không hề dễ dàng, đặc biệt là với công nghệ quan trọng của mô hình đa khuôn tự liên kết (SAMP), cho phép giảm đáng kể giá trị k1. Chìa khóa của công nghệ này nằm ở độ chính xác của lớp phủ của máy in thạch bản, xác định độ chính xác căn chỉnh giữa các lớp trên chip và từ đó ảnh hưởng đến hiệu suất của nhiều lần phơi sáng.

Một cách tiếp cận để cải thiện độ chính xác của lớp phủ là thu được độ chính xác cao hơn chính xác thiết bị, chẳng hạn như máy in thạch bản 2100i DUV. Ngoài ra, mỗi nhà máy bán dẫn đều có bộ kỹ thuật riêng. Hiện tại, TSMC là công ty duy nhất trên toàn thế giới có thể đạt được lớp phủ gần như một máy (DCO) bằng cách sử dụng nhiều lớp phủ máy (MMO), ngoài hiệu suất của máy in thạch bản. Có hai dữ liệu để tham khảo: TSMC sử dụng máy in thạch bản MMO:2.5nm 1980ci với hiệu suất phơi sáng gấp bốn lần vượt quá 80%, trong khi nhà máy đại lục có MMO:1.5nm 2050i và phơi sáng gấp bốn lần đã đạt được hiệu suất gần 50% sau hai năm nỗ lực không ngừng.

Năm ngoái, Trung tâm Vi điện tử Đa dạng (IMEC) ở Bỉ đã công bố một sơ đồ kỹ thuật để đạt được quy trình 5nm bằng cách sử dụng máy in thạch bản ngâm với độ phơi sáng gấp tám lần.

Trong các lộ trình công nghệ khác, IMEC và Mentor đã cùng nhau phát triển công nghệ Khắc và in thạch bản tự liên kết (SALELE), không yêu cầu thêm kim loại và tụ điện dự phòng. Họ cũng khám phá một phương pháp in thạch bản bỏ qua việc sử dụng mặt nạ truyền thống bằng cách tập trung vào nghiên cứu vật liệu, tổng hợp polyme trước, sau đó tạo ra các tương tác hóa học cụ thể thông qua quá trình gia nhiệt để đạt được "Tự lắp ráp theo hướng" (DSA), tạo thành các cấu trúc bằng một phần tư kích thước ban đầu.

Hơn nữa, do EUV dễ hấp thụ và không thể tăng chỉ số khúc xạ (giá trị n) như DUV khi ngâm trong nước, ASML đang cải thiện thông qua High-NA và Hyper-NA để tăng cường sinθ, nhưng con đường này cuối cùng sẽ đạt đến giới hạn của nó. Do đó, trong quy trình sản xuất chất bán dẫn, việc giảm đáng kể k1 thông qua nhiều lần phơi nhiễm vẫn là một công nghệ quan trọng, bất kể đó là DUV hay EUV. Điều này cũng nhấn mạnh tầm quan trọng ngày càng tăng của việc lắng đọng và khắc thiết bị. AMAT, LAM và TEL đang phát triển mạnh mẽ các công nghệ liên quan, bao gồm các xung phức tạp hơn, điều khiển tốt hơn và các công cụ có công suất cao hơn, đặc biệt là công nghệ ăn mòn và lắng đọng lớp nguyên tử, sẽ thay đổi các lộ trình xử lý truyền thống.

Quay trở lại bảng mật độ bóng bán dẫn ở phần thứ hai của bài viết, việc các nút trong tương lai được gắn nhãn “3nm” hay “N+4” không phải là trọng tâm; điều quan trọng là liệu mật độ bóng bán dẫn của chip có thể tăng lên đáng kể hay không.

IGBT: Thành phần chính của thiết bị điện tử công suất

Trang Tiếp

Thiết bị rời rạc IGBT: Thành phần cốt lõi của điều khiển nguồn