服務熱線
專欄作家
專欄作家
沒有EUV光刻機，如何生產5nm晶片？
2024-07-01
3103
確實，深紫外線 (DUV) 光刻機已經存在了 20 多年，並且仍在使用並不斷發展。使用浸沒式 DUV 光刻技術與多重圖案化技術相結合，使得生產 5nm 晶片完全可行，在極端成本無目標的情況下甚至可能生產 3nm 晶片。
當然，採用這種方法需要很高的成本，因此半導體工廠通常會避免使用這種極端措施來大規模生產先進製程晶片。畢竟，主流解決方案通常是根據市場競爭來選擇的，以確保只有最具商業可行性的製造方法才能持久。
要了解浸沒式微影結合多重圖案化能否實現5nm，我們首先需要明確「5nm」指的是什麼。最近，關於這個話題再次引發爭論，據稱ASML已經曝光了半導體工廠的策略。
圖1：MOSFET（金屬氧化物半導體場效電晶體）平面結構示意圖。
過去，電晶體閘極長度被定義為線寬，與製程節點名稱一致，其中光刻、沉積、蝕刻和擴散是減少線寬的核心製程。
圖 2：線寬/閘極長度、節距和半節距之間的關係。
表1：不同年份製程節點、半節距、閘極長度對應關係，單位：nm
回到最初的主題，當我們談論5nm時，我們實際上指的是它的製程節點，而不是它的實際線寬。
電晶體的各種特性尺寸多樣且複雜，每個製造商都有不同的設計定義。因此，使用相同製程技術的不同製造商的產品可能不完全具有可比性。
表2：各主要晶圓代工廠不同節點每平方毫米電晶體密度（部分數據來自第三方）
根據表中數據，在14nm節點，英特爾、台積電和三星實現了每平方毫米約0.3億個電晶體。
量產和良率成為灰色地帶。
表 3：根據技術路線圖，主要晶圓廠的生產時間表在 32/28nm 至 14nm 之間，並在 22nm 處增加了一個節點。
過去，在英特爾、三星、台積電的激烈競爭中，率先量產是至關重要的優勢。誰能先實現量產，誰就獲得了顯著的優勢。
但是，今天， 每家公司定義其流程節點的方式存在巨大差異。例如，雖然所有產品都聲稱採用 5 奈米工藝，但晶體管密度可能差異很大。 從這個角度來看，英特爾對台積電構成了輕微的威脅，而三星則基本上退出了競爭。
在三星，每個新節點的初始客戶通常都是內部客戶，在公開宣布大規模生產的同時，風險生產從低產量階段開始。
在開發過程中宣布以個位數良率量產純粹是促銷，缺乏實質意義。在良率不足的情況下，客戶通常要承擔有缺陷的晶圓的成本。在密度相同的情況下，顧客會優先向良率最高的晶圓廠下訂單。 在密度和良率都滯後的情況下，只有降低合約費用才能吸引零星客戶，但這種做法無法為晶圓廠帶來任何利潤。
值得注意的是，製造商有時會揭露高達 60% 甚至 80% 的良率，但這些數字通常涉及更簡單的晶片，例如用於採礦設備的 ASIC。相反，行動應用處理器 (AP) 等複雜晶片的良率可能低於 50%，而 GPU 等大面積晶片的良率可能略高於 20%。
即使採用相同的 7nm 工藝，不同產品的良率也可能有顯著差異。 製造商傾向於強調他們最好的數字，而
保留不太有利的數據，這是一種常見的行業慣例。
晶圓廠的大規模生產時間和良率是一個可以操縱的灰色地帶。這種比較超出了簡單的製程節點等效性，還涉及每單位面積的電晶體密度以及確保商業客戶訂單所需的實際時序和良率——這定義了真正的商業生產。
在前面的章節中，我們討論了5nm過去和現在的概念。簡單來說，20年前，5nm指的是電晶體的線寬和閘極長度。然而如今，5nm 代表了製造流程中的一個象徵性節點。真正衡量進步的標準在於單位面積的電晶體密度，而不僅僅是這個符號。
半節距 = k1λ / sinθ。
Half Pitch：如文章圖2所示，指的是半節距，即線寬/閘極長度加上線間距，再乘以1/2。
圖3：光通過透鏡系統聚焦成像的示意圖，其中n表示介質的折射率，θ表示透鏡的聚焦角。
以193nm浸沒式光刻機為例，k1值為0.28，水的折射率（n）為1.44，sinθ為0.93， Half Pitch計算為(0.28×193)/(1.44×0.93)=54.04/1.3392≈40nm，表示解析度為40nm.
因此， 提高光刻機的分辨率，可以透過擴大分母或減少分子的方式對公式中的變數進行調整， 導致四種可能：增加聚焦角度以改善sinθ、提高介質的折射率（n）、降低k1係數、或使用更短的光源 波長 (λ)。在這些選擇中，降低k1係數是半導體目前追求的最重大突破之一 晶圓廠 並值得重點關注。
sinθ由鏡頭聚焦光線的角度決定，sinθ越大，解析度越高。光刻機中使用的透鏡有各種尺寸、厚度和曲率。它們經過精確計算後被精心堆疊和組裝，通常需要起重機安裝。目前，光刻機的鏡頭系統成本接近60萬美元，其中EUV鏡頭系統超過100億美元。
圖4：0.9NA光刻機鏡頭系統，其中NA（數值孔徑）= n × sin θ
使其如此複雜也是為了讓 sinθ 盡可能接近理論最大值 1。
縮短波長主要依賴改變光源，如g線、i線UV（紫外線）、KrF、ArF DUV（深紫外線），目前還有波長13.5nm的EUV（極紫外線）。波長的進一步縮短產生了 X 射線。
圖 5：193nm ArF 光刻機中使用的透鏡系統，如圖所示，在透鏡組件之間結合了鏡子。
對於13.5nm波長的EUV，整個鏡頭系統採用反射鏡，稱為全反射光學系統。此系統的設計必須允許光束通過而不遮擋鏡子。此外，與透鏡傳輸角度的誤差容差相比，鏡面反射角度需要更高的精度。
為了提高分辨率，另一種方法是調整透鏡和晶圓之間的介質。台積電研究副總監林本健提出的浸沒式微影技術，以折射率接近1的水取代折射率接近1.44的空氣介質。這有效地將等效波長從 193 nm 減小到大約 134 nm（按介質折射率縮放）。
圖 6：乾式微影系統和浸沒式微影系統的差異
浸沒式微影技術只需在透鏡和晶圓之間引入水，就可以讓半導體製程繼續使用相同的波長和光罩。理論很簡單，但挑戰在於實際執行。例如，在浸沒系統中，去離子水（去離子水）中可能會形成氣泡，必須將其完全去除。此外，水流必須快速且均勻地流動，以確保均勻分佈並保持成像品質。
降低 k1：解析度增強技術 (RET)。
提高解析度的最終方法是降低 k1 值，這對於半導體工廠的光刻製程工程師至關重要， 特別適用於使用 DUV（深紫外線）創建 5nm 晶片 紫外線）光刻。
圖7：28nm光刻機所使用的掩模示意圖。光線穿過白色孔徑，將黃點投射到晶圓上的光阻上。透過使用兩個掩模進行單獨曝光，可以實現解析度增強。
然而，假設保持不變，曝光時間加倍會導致晶圓每小時 (WPH) 產出率減半。多次曝光也會降低良率。再加上產量減少，這給半導體產業帶來了難以承受的負擔，因為半導體產業最重視的是成本效率。曝光時間的增加不可避免地會導致良率降低，這使得良率成為工程師拯救自己的唯一方法。
在浸沒式微影機上，使用光學鄰近校正（OPC）等技術以及光源和掩模的聯合最佳化可以將k1值壓低至0.2，實現28nm的分辨率。透過雙重曝光，k1可以從最初的0.28減少到0.14，實現20nm的分辨率。 四次曝光可以進一步將k1降低至0.07，實現10nm左右的分辨率，甚至超越EUV光刻機的11.5nm分辨率。這構成了浸沒式微影技術的理論基礎 多重曝光 實作 7nm、5nm 甚至 3nm 節點的方法。
雖然理論上可行並且已在 7nm 節點的一些晶圓廠進行了部分驗證，但這種方法需要幾個關鍵條件同時對齊。其中的關鍵是多重圖案化中的“重疊精度”，即多次曝光之間圖案的精確對準。
此外，許多其他製程技術也開始發揮作用，例如相移掩模、基於模型的光學鄰近校正、自對準四重圖案化等蝕刻技術，甚至新興的定向自組裝光刻技術。這些方法為生產 5nm 晶片提供了可能性，而無需僅依賴更高分辨率的光刻。
當然，採用這種方法需要很高的成本，因此半導體工廠通常會避免使用這種極端措施來大規模生產先進製程晶片。畢竟，主流解決方案通常是根據市場競爭來選擇的，以確保只有最具商業可行性的製造方法才能持久。
讓我們從一些基礎知識開始，但如果您已經對流程節點有系統的了解，請隨意跳過這一部分。
5nm只是文字遊戲嗎？
要了解浸沒式微影結合多重圖案化能否實現5nm，我們首先需要明確「5nm」指的是什麼。最近，關於這個話題再次引發爭論，據稱ASML已經曝光了半導體工廠的策略。
在深入研究線寬主題之前，了解電晶體的作用以及線寬在此背景下的重要性至關重要。
電晶體使用閘極來控制電路的導通和截止：導通表示“1”，截止表示“0”，從而實現二進位計算。閘極長度（或通道長度）直接影響電晶體源極和汲極之間電流的流動速度。較小的閘極長度可以增強電晶體的性能，從而允許更快的電流流動，從而提高晶片的性能。
圖1：MOSFET（金屬氧化物半導體場效電晶體）平面結構示意圖。
過去，電晶體閘極長度被定義為線寬，與製程節點名稱一致，其中光刻、沉積、蝕刻和擴散是減少線寬的核心製程。
隨著 FinFET 和 Nanosheet 等三維電晶體結構的出現，半導體產業已將重點轉向強調等效性能。儘管被標記為 14nm，但這些技術的閘極長度遠遠超過 14nm。例如，英特爾的14奈米製程的閘極長度為24奈米，而台積電的7奈米製程的閘極長度為22奈米。
另一方面，線寬本身並不能作為測量電晶體密度的特徵參數。這是因為，即使線寬較小，如果閘極之間的間距較大，則每單位面積可容納的電晶體數量仍然有限。為了準確描述組件小型化，另一個關鍵指標開始發揮作用——間距，如下圖所示。例如，以前在一個單位面積內可容納 9 個電晶體，而減少間距可容納 10 個電晶體。
圖 2：線寬/閘極長度、節距和半節距之間的關係。
在1990年代，0.35μm之前， 製程節點、半節距（節距的一半）和閘極長度全部對齊。然而， 差異 半節距、閘極長度和節點之間的關係隨後出現。 從下圖中可以清楚地觀察到節點、半節距和閘極長度之間的關係和演變。
表1：不同年份製程節點、半節距、閘極長度對應關係，單位：nm
回到最初的主題，當我們談論5nm時，我們實際上指的是它的製程節點，而不是它的實際線寬。
很多人喜歡說，如今各家半導體巨頭所宣稱的奈米值只是行銷術語。嚴格來說，二十年前的所有流程節點都是如此。十年前，當產業進入14nm FinFET三維結構時代，徹底打破了節點、節距、柵長、線寬之間的關聯。
沒有統一的標準，企業自然會用這些術語來玩概念。三星率先推出了 14 奈米節點，促使台積電迅速跟進，儘管他們保守地將其標記為 16 奈米。只有自稱為摩爾定律堅定追隨者的英特爾頑固地堅持傳統的線寬命名約定，直到 2021 年他們最終修改了節點命名以與競爭對手保持一致。
但這有問題嗎？事實上，根本沒有任何問題。
晶體管早已從平面結構過渡到三維結構。如果我們將線寬的概念轉化為電晶體密度（MTr/mm²，即每平方毫米百萬個電晶體），我們會發現摩爾定律並沒有消失；它以不同的形式繼續發揮作用——單位面積電晶體的密度一直在持續增長。摩爾定律最初指出，「每晶片的電晶體數量每2個月翻一番」。
半導體產業的晶體管密度之戰
電晶體的各種特性尺寸多樣且複雜，每個製造商都有不同的設計定義。因此，使用相同製程技術的不同製造商的產品可能不完全具有可比性。
目前，比較製造製程差異唯一直觀的方法就是回歸摩爾定律的本質，比較電晶體密度－即單位面積上的電晶體數量。
表2：各主要晶圓代工廠不同節點每平方毫米電晶體密度（部分數據來自第三方）
根據表中數據，在14nm節點，英特爾、台積電和三星實現了每平方毫米約0.3億個電晶體。
從 10nm 開始，Intel 將 14nm+++ 更名為 Intel 10，保持名稱更新，但將電晶體密度降低到競爭對手中最低。三星將其 10nm 節點優化為 8nm 節點，幾乎與台積電的水平相當。
在2018， 台積電率先採用浸沒式微影 (7Ci) 和四重圖案化技術進行 1980 奈米生產。 一年後，三星以EUV 光刻機進行反擊，但由於不熟悉而面臨良率問題，導致三星手機放棄Orion 晶片，轉而選擇使用成本比台積電低30% 的高通晶片，保留了高通的主要客戶地位。同時，英特爾仍在擠壓 14nm+++ 的性能，而 台積電以7nm為主。
台積電 7nm 技術從基於 DUV 的 N7、N7P 演進到基於 EUV 的 N7+ 和 N6，實現了晶體管密度從 0.91 億個提升至 1.16 億個。三星達到了0.95億個，而英特爾在1年才達到了2020億個電晶體密度。
2020年三星宣布5nm量產 電晶體密度從0.95億個小幅增加到1.27億個，其增強的4nm版本實現了1.37億個電晶體， 低於台積電最初的5 奈米 1.5億 改良後的N4P為1.8億，較7nm有大幅提升。三星在 3nm 節點也面臨類似的挑戰。
2021年，Intel重新命名了節點：10nm成為Intel 7，7nm成為Intel 4，更多節點細化為Intel 3、Intel 20A和Intel 18A。執行長 Pat Gelsinger（Pat Gelsinger）的路線圖旨在五年內征服三個節點，儘管英特爾7 已經利用了其10 奈米技術，而英特爾4 和英特爾3 代表了同一節點的改進版本。
根據目前的了解，英特爾在英特爾 18A 方面的進展可能至少要推遲到 2026 年，而台積電的第一代 2nm 可能會在 2025 年底開始生產。 蘋果在 19 年初推出的 A2025 晶片可能會依賴台積電的 2nm 良率，此前台積電提前發布了第一代 3nm A17，並略有改善。 值得注意的是，台積電的 N4P 和 N3B 密度分別為 1.8 億和 1.9 億，增幅不大。
蘋果今年可能會改變策略，推動台積電更深入地探索 3nm 潛力。採用N18P的A3，與仍為1.9nm的A2.8相比，密度從17億個增加到3億個，競爭對手密度低於1.8億個，小批量良率較低。
一個值得注意的趨勢是摩爾定律從18個月延長到24個月，30nm之後放緩到7個月，7年生產2018nm，5年生產2020nm，3年生產2023nm，預計2年生產2025nm，大約每兩到三年進步一次。從技術上來說，1.4nm可以維持這個速度，但超過1nm，節點推進可能會延長到40個月以上， 積極影響電晶體數量，同時縮小線寬。
未來 20 年，晶片電晶體總數將持續快速成長，有可能超過最初摩爾定律對單晶片功耗的預測，台積電預測未來 XNUMX 年 GPU 上將有 XNUMX 兆個電晶體就是例證。 未來的進步將不僅依賴製程改進，還依賴不斷優化的 3D 結構、新的 2D 材料和先進的封裝技術 提高 晶體管有效計數。
量產和良率成為灰色地帶。
表 3：根據技術路線圖，主要晶圓廠的生產時間表在 32/28nm 至 14nm 之間，並在 22nm 處增加了一個節點。
過去，在英特爾、三星、台積電的激烈競爭中，率先量產是至關重要的優勢。誰能先實現量產，誰就獲得了顯著的優勢。
但是，今天， 每家公司定義其流程節點的方式存在巨大差異。例如，雖然所有產品都聲稱採用 5 奈米工藝，但晶體管密度可能差異很大。 從這個角度來看，英特爾對台積電構成了輕微的威脅，而三星則基本上退出了競爭。
三星的策略包括操縱良率。什麼構成了新節點上值得生產的產量是最模糊的面向。按照台積電的方法，真正的生產是指外部客戶下訂單並以當前的良率水平成功收到他們的產品，這一概念稱為商業生產。
在三星，每個新節點的初始客戶通常都是內部客戶，在公開宣布大規模生產的同時，風險生產從低產量階段開始。
在開發過程中宣布以個位數良率量產純粹是促銷，缺乏實質意義。在良率不足的情況下，客戶通常要承擔有缺陷的晶圓的成本。在密度相同的情況下，顧客會優先向良率最高的晶圓廠下訂單。 在密度和良率都滯後的情況下，只有降低合約費用才能吸引零星客戶，但這種做法無法為晶圓廠帶來任何利潤。
值得注意的是，製造商有時會揭露高達 60% 甚至 80% 的良率，但這些數字通常涉及更簡單的晶片，例如用於採礦設備的 ASIC。相反，行動應用處理器 (AP) 等複雜晶片的良率可能低於 50%，而 GPU 等大面積晶片的良率可能略高於 20%。
即使採用相同的 7nm 工藝，不同產品的良率也可能有顯著差異。 製造商傾向於強調他們最好的數字，而
保留不太有利的數據，這是一種常見的行業慣例。
晶圓廠的大規模生產時間和良率是一個可以操縱的灰色地帶。這種比較超出了簡單的製程節點等效性，還涉及每單位面積的電晶體密度以及確保商業客戶訂單所需的實際時序和良率——這定義了真正的商業生產。
2020年，三星宣布量產5奈米晶片，似乎超越了競爭對手。然而，比較晶體管密度和良率揭示了完全不同的結果。
沒有EUV如何實現5nm？
在前面的章節中，我們討論了5nm過去和現在的概念。簡單來說，20年前，5nm指的是電晶體的線寬和閘極長度。然而如今，5nm 代表了製造流程中的一個象徵性節點。真正衡量進步的標準在於單位面積的電晶體密度，而不僅僅是這個符號。
接下來，我們將透過一系列討論來解釋如何在沒有EUV光刻的情況下實現所謂的「5nm」和「3nm」。林本健博士的講座《Optical Microlithography Shrinks ICs a Millionfold》對此主題提供了詳細的見解。我們將從基本的光學解析度公式開始（提示：不需要高級數學，請繼續閱讀以理解）：
半節距 = k1λ / sinθ。
Half Pitch：如文章圖2所示，指的是半節距，即線寬/閘極長度加上線間距，再乘以1/2。
k1：與製程相關的係數，對於減少Half Pitch至關重要，這是所有半導體工廠光刻工程師的首要關注點，也是我們討論的核心。
λ：光刻所用光源的波長，從g線的436nm下降到EUV的13.5nm，這是光刻設備製造商追求的目標。
sinθ：與鏡頭將光線聚焦到成像平面的角度有關，主要由鏡頭本身決定，也是光刻設備製造商的目標。
然而，由於光的波長在不同的介質中會發生變化，因此在考慮如何提高解析度時，也必須考慮透鏡和晶圓之間介質的折射率（n）。這樣，公式就變成了 半節距 = k1λ / (n sinθ) （註：n sinθ 是光刻工具的數值孔徑（NA））。
圖3：光通過透鏡系統聚焦成像的示意圖，其中n表示介質的折射率，θ表示透鏡的聚焦角。
以193nm浸沒式光刻機為例，k1值為0.28，水的折射率（n）為1.44，sinθ為0.93， Half Pitch計算為(0.28×193)/(1.44×0.93)=54.04/1.3392≈40nm，表示解析度為40nm.
因此， 提高光刻機的分辨率，可以透過擴大分母或減少分子的方式對公式中的變數進行調整， 導致四種可能：增加聚焦角度以改善sinθ、提高介質的折射率（n）、降低k1係數、或使用更短的光源 波長 (λ)。在這些選擇中，降低k1係數是半導體目前追求的最重大突破之一 晶圓廠 並值得重點關注。
增加 sinθ：開發複雜的大型透鏡
sinθ由鏡頭聚焦光線的角度決定，sinθ越大，解析度越高。光刻機中使用的透鏡有各種尺寸、厚度和曲率。它們經過精確計算後被精心堆疊和組裝，通常需要起重機安裝。目前，光刻機的鏡頭系統成本接近60萬美元，其中EUV鏡頭系統超過100億美元。
圖4：0.9NA光刻機鏡頭系統，其中NA（數值孔徑）= n × sin θ
使其如此複雜也是為了讓 sinθ 盡可能接近理論最大值 1。
目前ArF光刻機鏡頭的sinθ值可以達到0.93，而EUV光刻機只能達到0.33。 Hyper-NA EUV的目標是0.75，這也是ASML的最終目標。如果未來沒有新的技術突破出現，這可能標誌著半導體晶片物理光刻技術的終結。
縮短 波長：材質和鏡片的精確匹配。
縮短波長主要依賴改變光源，如g線、i線UV（紫外線）、KrF、ArF DUV（深紫外線），目前還有波長13.5nm的EUV（極紫外線）。波長的進一步縮短產生了 X 射線。
改變光源可以實現所需的波長，但透鏡的材料也必須相應調整，隨著波長的減小，可用的材料選擇越來越少。
另一個解決方案是將鏡子合併到鏡頭組件中（下圖中的黃色部分）。這種透鏡組件稱為反射-折射光學系統。無論光的波長如何，鏡面的入射角和反射角都是相等的。透過用鏡子代替透鏡，可以增加對光波頻寬的容忍度。
圖 5：193nm ArF 光刻機中使用的透鏡系統，如圖所示，在透鏡組件之間結合了鏡子。
對於13.5nm波長的EUV，整個鏡頭系統採用反射鏡，稱為全反射光學系統。此系統的設計必須允許光束通過而不遮擋鏡子。此外，與透鏡傳輸角度的誤差容差相比，鏡面反射角度需要更高的精度。
改變光源不僅影響鏡片材料，還涉及光阻的材料，包括化學性質、透明度、感光性等特性。這是一項艱鉅的任務，需要大量材料和配方來解決製造過程中的不同層面。其中，光敏度對於製造成本效益至關重要，因為即使每個晶片多幾秒鐘的曝光時間也被認為是難以承受的成本。
提高折射率（n）：浸沒式微影技術
為了提高分辨率，另一種方法是調整透鏡和晶圓之間的介質。台積電研究副總監林本健提出的浸沒式微影技術，以折射率接近1的水取代折射率接近1.44的空氣介質。這有效地將等效波長從 193 nm 減小到大約 134 nm（按介質折射率縮放）。
圖 6：乾式微影系統和浸沒式微影系統的差異
浸沒式微影技術只需在透鏡和晶圓之間引入水，就可以讓半導體製程繼續使用相同的波長和光罩。理論很簡單，但挑戰在於實際執行。例如，在浸沒系統中，去離子水（去離子水）中可能會形成氣泡，必須將其完全去除。此外，水流必須快速且均勻地流動，以確保均勻分佈並保持成像品質。
據了解，ASML的浸沒式微影機Alpha工具，在兩年多的時間裡，專門與台積電南科工廠的林本健團隊進行了7-8次修改。即使在完成 Alpha 機器之後，Beta 版本也需要晶圓廠投入大量人力來處理無數晶圓，將最初的缺陷從數千減少到數百或數十，最終減少到零。這個過程是艱鉅而艱鉅的。
降低 k1：解析度增強技術 (RET)。
提高解析度的最終方法是降低 k1 值，這對於半導體工廠的光刻製程工程師至關重要， 特別適用於使用 DUV（深紫外線）創建 5nm 晶片 紫外線）光刻。
首先要解決的挑戰是“防振”，類似於攝影中的影像穩定，在曝光過程中努力盡量減少晶圓和掩模之間的相對振動。這可確保更精確的曝光模式並恢復因振動而損失的解析度。 第二個挑戰是“最大限度地減少不必要的反射” 旨在消除曝光期間晶圓表面不必要的反射。這些參數的改進顯示k1可以控制在0.65左右。
為了進一步提高分辨率，採用了雙光束成像技術， 包括離軸照明和相移掩模。離軸照明調整光的入射角度，允許斜光進入光罩。透過調整這些角度，這兩個光束之間的干涉增強了解析度並增加了景深。相移掩模修改掩模以在穿過相鄰透明區域的光之間引入180度的相位差。這兩種方法都可以單獨將 k1 值減半，但它們屬於雙光束成像的概念，不能一起使用。這些方法通常可以將 k1 降低到 0.28 左右。
進一步減少 k1 涉及使用多個掩模，稱為多重圖案化，一種將複雜圖案分割到兩個或多個具有較鬆散圖案的光罩之間的技術，在晶圓上交替曝光（如圖 7 所示）。
圖7：28nm光刻機所使用的掩模示意圖。光線穿過白色孔徑，將黃點投射到晶圓上的光阻上。透過使用兩個掩模進行單獨曝光，可以實現解析度增強。
然而，假設保持不變，曝光時間加倍會導致晶圓每小時 (WPH) 產出率減半。多次曝光也會降低良率。再加上產量減少，這給半導體產業帶來了難以承受的負擔，因為半導體產業最重視的是成本效率。曝光時間的增加不可避免地會導致良率降低，這使得良率成為工程師拯救自己的唯一方法。
在浸沒式微影機上，使用光學鄰近校正（OPC）等技術以及光源和掩模的聯合最佳化可以將k1值壓低至0.2，實現28nm的分辨率。透過雙重曝光，k1可以從最初的0.28減少到0.14，實現20nm的分辨率。 四次曝光可以進一步將k1降低至0.07，實現10nm左右的分辨率，甚至超越EUV光刻機的11.5nm分辨率。這構成了浸沒式微影技術的理論基礎 多重曝光 實作 7nm、5nm 甚至 3nm 節點的方法。
表 4：193nm 浸沒式微影機使用各種解析度增強技術的理論可實現分辨率
雖然理論聽起來很簡單，但其實際應用卻遠非易事，尤其是自對準多重圖案化 (SAMP) 的關鍵技術，它可以顯著降低 k1 值。此技術的關鍵在於光刻機的套印精度，決定了晶片上各層之間的對位精度，從而影響多次曝光的良率。
提高疊加精度的一種方法是獲取更高的 精確 設備，例如2100i DUV光刻機。此外，每個半導體工廠都有自己獨特的一套技術。 目前，除了光刻機性能之外，台積電是全球唯一能夠使用多機疊層（MMO）實現近乎單機疊層（DCO）的公司。有兩個數據可供參考：台積電採用MMO:2.5nm 1980ci光刻機，四重曝光良率超過80%，而大陸工廠採用MMO:1.5nm 2050i，四重曝光後良率接近50%。的不斷努力。
去年，比利時校際微電子中心（IMEC）發布了利用八次曝光的浸沒式微影機實現5nm的技術方案。
在其他技術路線上，IMEC和Mentor共同開發了自對準微影和蝕刻（SALELE）技術，該技術不需要額外的冗餘金屬和電容器。他們還探索了一種繞過傳統掩模使用的光刻方法，專注於材料研究，首先合成聚合物，然後透過加熱誘導特定的化學相互作用，實現「定向自組裝」（DSA），形成原始尺寸四分之一的結構。
此外，由於EUV容易被吸收，無法像DUV那樣透過水浸來提高折射率（n值），ASML正在透過High-NA和Hyper-NA來改進sinθ，但這條路最終會達到極限。 因此，在半導體製造流程中，無論是DUV還是EUV，透過多次曝光大幅降低k1仍然是一項至關重要的技術。 這也凸顯了沉積和沈積物日益重要的重要性。 蝕刻 的設備。 AMAT、LAM和TEL正在大力開發相關技術，包括更複雜的脈衝、更精細的控制和更高功率的工具，特別是原子層沉積和蝕刻技術，這將改變傳統的製程路線。
回到文章第二部分的電晶體密度表，未來的節點是標註「3nm」還是「N+4」並不是重點；重要的是晶片晶體管密度能否大幅提高。
相關推薦
粤公网安备44030002007346号