EUV リソグラフィー装置なしで 5nm チップを生産するにはどうすればよいでしょうか?

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2024-07-01 3102

20 年以上前から存在する深紫外線 (DUV) リソグラフィーマシンが、現在も使用され、進化を続けているのは事実です。液浸 DUV リソグラフィーとマルチパターニング技術を組み合わせることで、5nm チップの製造が完全に実現可能になり、コストをまったく気にしないシナリオでは 3nm チップの製造も可能になります。

このアプローチは理論的には実現可能であり、7nm ノードの一部の工場で部分的に検証されていますが、同時に調整するにはいくつかの重要な条件が必要です。その中でも重要なのは、マルチパターニングにおける「オーバーレイ精度」、つまり複数の露光間でのパターンの正確な調整です。

さらに、位相シフトマスク、モデルベースの光近接効果補正、自己整合四重パターン形成などのエッチング技術、さらには新しい指向性自己組織化リソグラフィー技術など、他の多くのプロセス技術も活用されています。これらのアプローチにより、高解像度のリソグラフィーだけに頼ることなく、5nm チップを生産できる可能性が生まれます。

もちろん、このような方法を採用するにはコストがかかるため、半導体工場では通常、高度なプロセスチップを大量生産するためにこのような極端な手段を使うことは避けています。結局のところ、主流のソリューションは通常、市場競争に基づいて選択され、最も商業的に実現可能な製造方法だけが存続することになります。

まず基礎知識から始めましょう。ただし、プロセスノードについて体系的に理解している場合は、この部分をスキップしてもかまいません。

5nm は単なる言葉遊びですか?

マルチパターニングと組み合わせた液浸リソグラフィーで 5nm を実現できるかどうかを理解するには、まず「5nm」が何を指すのかを明確にする必要があります。最近、ASML が半導体工場の戦略を暴露したという主張により、このトピックに関する議論が再燃しています。

線幅の話題を詳しく調べる前に、トランジスタの役割と、この文脈における線幅の重要性を理解することが重要です。

トランジスタはゲートを用いて回路の導通と遮断を制御します。導通は「1」、遮断は「0」を表し、これによりXNUMX値演算が可能になります。ゲート長（またはチャネル長）は、トランジスタのソースとドレイン間の電流の流れ速度に直接影響します。ゲート長が短いほどトランジスタの性能が向上し、電流の流れが速くなり、ひいてはチップの性能が向上します。

図 1: MOSFET (金属酸化物半導体電界効果トランジスタ) の平面構造の概略図。

以前は、トランジスタのゲート長はプロセスノード名に合わせて線幅として定義されていました。そこでは、リソグラフィー、堆積、エッチング、拡散が線幅を縮小するための中心的なプロセスでした。

FinFET やナノシートなどの 14 次元トランジスタ構造の出現により、半導体業界は同等の性能を重視する方向にシフトしました。これらのテクノロジは 14nm と銘打たれていますが、ゲート長は 14nm をはるかに超えています。たとえば、Intel の 24nm プロセスはゲート長が 7nm で、TSMC の 22nm プロセスはゲート長が XNUMXnm です。

一方、線幅だけではトランジスタ密度を測る特性パラメータにはなりません。これは、線幅が狭くてもゲート間の間隔が広ければ、単位面積あたりに収容できるトランジスタの数は限られるためです。部品の小型化を正確に表すには、もう 9 つの重要な指標であるピッチが関係してきます。これを下の図に示します。たとえば、以前は単位面積あたりに 10 個のトランジスタが収まっていましたが、ピッチを狭めると XNUMX 個のトランジスタを収容できるようになります。

図 2: ライン幅/ゲート長、ピッチ、ハーフピッチの関係。

1990年代、0.35μm以前は、 プロセスノード、ハーフピッチ（ピッチの半分）、ゲート長はすべて揃っていました。しかし、 発散 その後、ハーフピッチ、ゲート長、ノード間の関係が明らかになりました。 ノード、ハーフピッチ、ゲート長の関係と進化は、次のグラフから明確に確認できます。

表1: プロセスノード、ハーフピッチ、ゲート長の対応関係（年別）、単位: nm

最初の話題に戻ると、5nm について話すとき、私たちは実際の線幅ではなく、プロセスノードについて言及しています。

現在、さまざまな半導体大手が主張するナノメートル値は単なるマーケティング用語に過ぎないとよく言われます。厳密に言えば、これは 14 年前のすべてのプロセスノードに当てはまりました。XNUMX 年前、業界が XNUMXnm FinFET の XNUMX 次元構造の時代に入ったとき、ノード、ピッチ、ゲート長、線幅の関係は完全に崩れました。

統一された標準がなければ、企業は当然これらの用語を使って概念を弄ぶことになる。サムスンは14nmノードで先駆者となり、TSMCはすぐにそれに追随したが、保守的に16nmと名付けた。ムーアの法則の忠実な支持者を自称するインテルだけが、2021年に競合他社に合わせてノードの命名を最終的に改訂するまで、線幅の従来の命名規則に頑固に固執した。

しかし、これに何か問題があるのでしょうか? 実のところ、何の問題もありません。

トランジスタは平面構造から2次元構造へと長らく移行してきました。線幅の概念をトランジスタ密度（MTr/mm²、平方ミリメートルあたりのトランジスタ数百万個）に置き換えると、ムーアの法則は消滅したわけではなく、別の形で作用し続けていることがわかります。つまり、単位面積あたりのトランジスタ密度は着実に増加しているということです。ムーアの法則は当初、「チップあたりのトランジスタ数は18ヶ月ごとに倍増する」とされていました。

半導体産業におけるトランジスタ密度の戦い

トランジスタのさまざまな特性寸法は多様かつ複雑であり、各メーカーの設計定義も異なります。そのため、同じプロセス技術を使用している異なるメーカーの製品であっても、完全に比較できるとは限りません。

現在、製造プロセスの違いを比較する唯一の直感的な方法は、ムーアの法則の本質に戻ってトランジスタ密度、つまり単位面積あたりのトランジスタ数を比較することです。

表2：主要ウェハファウンドリの様々なノードにおける平方ミリメートルあたりのトランジスタ密度（一部は第三者から提供されたデータ）

表のデータによると、14nm ノードでは、Intel、TSMC、Samsung は 0.3 平方ミリメートルあたり約 XNUMX 億個のトランジスタを実現しています。

10nmから始めて、Intelは14nm+++をIntel 10にリブランドし、名前は最新のままにしながらもトランジスタ密度を競合他社の中で最低にまで下げました。Samsungは10nmを8nmノードに最適化し、TSMCのレベルにほぼ匹敵しました。

2018年には、 TSMC は、液浸リソグラフィー (7Ci) とクワッドパターニングを使用した 1980nm 生産の先駆者です。 サムスンは30年後にEUVリソグラフィーで対抗したが、慣れていないために歩留まりの問題に直面し、サムスンの携帯電話用のOrionチップを放棄し、代わりにTSMCよりも14％安いQualcommチップを使用することを選択し、Qualcommを主要顧客として維持した。一方、IntelはXNUMXnm+++からパフォーマンスを絞り出していたが、 TSMCが7nmで優勢となった。

TSMCの7nmプロセスは、DUVベースのN7、N7PからEUVベースのN7+およびN6へと進化し、トランジスタ密度が0.91億1.16万から0.95億1万に向上しました。Samsungは2020億XNUMX万に達しましたが、IntelはXNUMX年にようやくXNUMX億トランジスタ密度を達成しました。

2020年にサムスンは5nm生産を発表した トランジスタ密度が0.95億1.27千万から4億1.37千万にわずかに増加し、強化されたXNUMXnmバージョンではXNUMX億XNUMX千万のトランジスタを達成した。 TSMCの当初の5nmの1.5億には及ばない そして、N4P は 1.8 億に改善され、7nm からの大幅なアップグレードとなりました。Samsung は 3nm ノードでも同様の課題に直面しました。

2021年、Intelはノードの名前を変更しました。10nmはIntel 7、7nmはIntel 4となり、さらにノードはIntel 3、Intel 20A、Intel 18Aと改良されました。CEOのパット・ゲルシンガーのロードマップは、7年で10つのノードを制覇することを目指していましたが、Intel 4はすでに3nmを活用しており、Intel XNUMXとIntel XNUMXは同じノードの改良版を表していました。

現在の理解に基づくと、Intel 18A の進捗は少なくとも 2026 年まで遅れる可能性が高い。一方、TSMCの第2世代2025nmはXNUMX年後半までに生産を開始する可能性がある。 19年初頭のAppleのA2025チップは、わずかな改善を加えた第2世代の3nm A17の早期リリースに続いて、TSMCのXNUMXnm歩留まり率に依存する可能性が高い。 注目すべきは、TSMC の N4P と N3B の密度がそれぞれ 1.8 億と 1.9 億で、わずかな増加であったことです。

Apple は今年戦略を変更し、TSMC に 3nm の可能性をさらに追求するよう迫る可能性がある。N18P を採用した A3 は、依然として 1.9nm である A2.8 と比較して、トランジスタ密度が 17 億から 3 億に増加している。競合他社の密度は 1.8 億を下回り、小ロットでの歩留まりも低い。

注目すべき傾向は、ムーアの法則が18か月から24か月に延長され、30nm以降は7か月に減速し、7年に2018nm、5年に2020nm、3年に2023nm、2年に2025nmと予測されており、約1.4～1年ごとに進歩していることだ。技術的に言えば、40nmはこのペースを維持できるが、XNUMXnmを超えると、ノードの進歩はXNUMXか月以上に長くなる可能性がある。 線幅を縮小しながらトランジスタ数にプラスの影響を与えます。

今後 20 年間、チップトランジスタの総数は急速な成長を続け、今後 XNUMX 年以内に GPU 上のトランジスタ数が XNUMX 兆個になるという TSMC の予測に代表されるように、単一チップの電力に関する当初のムーアの法則の予測を上回る可能性があります。 将来の進歩は、プロセスの強化だけでなく、最適化された3D構造、新しい2D材料、高度なパッケージング技術にも依存し、継続的に 後押し トランジスタは効果的にカウントされます。

量産性や歩留まりはグレーゾーンとなっている。

表 3: 主要なウェハ工場は、技術ロードマップによると、32/28nm から 14nm の間に生産タイムラインがあり、22nm のノードが追加されています。

かつては、インテル、サムスン、TSMC 間の熾烈な競争において、最初に量産化することが決定的な優位性でした。最初に量産化を達成した企業が大きな優位性を獲得しました。

しかし、今日は、各社がプロセスノードを定義する方法には大きな違いがあります。たとえば、すべての企業が 5nm であると主張していますが、トランジスタ密度は大幅に異なる場合があります。この観点から見ると、Intel は TSMC に対して若干の脅威を与えているが、Samsung は競争から大きく脱落している。

サムスンの戦略には歩留まり率の操作も含まれる。新しいノードで生産に値する歩留まりを構成する要素は、最も曖昧な点である。TSMC のアプローチに従うと、真の生産とは、外部の顧客が注文し、現在の歩留まりレベルで製品を正常に受け取ることであり、これは商業生産と呼ばれる概念である。

サムスンでは、新しいノードごとの最初の顧客は通常は社内であり、リスク生産は低収率の段階から開始され、大量生産が公表されます。

開発段階で1桁の歩留まり率に基づいて量産を発表することは、単なる宣伝であり、実質的な意味がありません。歩留まり率が不十分な場合、通常、顧客は不良ウェーハのコストを負担します。密度が同じであれば、顧客は最も高い歩留まり率を提供する工場に優先的に発注します。密度と歩留まり率の両方が遅れている状況では、契約料金を下げることだけが散発的な顧客を引き付ける可能性がありますが、このアプローチではウェハ工場に利益を生み出すことはできません。

メーカーが 60% や 80% という高い歩留まり率を公表することもあるが、こうした数字はマイニングリグ用の ASIC のような単純なチップに関するものであることが多いことに注意することが重要です。逆に、モバイルアプリケーションプロセッサ (AP) のような複雑なチップの歩留まり率は 50% を下回る場合があり、GPU のような大面積チップの場合は 20% をわずかに上回ることもあります。

同じ 7nm プロセスであっても、製品によって歩留まり率が大きく異なる場合があります。 メーカーは自社の最高の数字を強調する傾向があるが、
不利なデータを隠蔽するこれは業界では一般的な慣行です。

ウェハ工場における量産のタイミングと歩留まり率は、操作されやすいグレーゾーンです。この比較は、単純なプロセスノードの同等性を超え、単位面積あたりのトランジスタ密度、商用顧客の注文を確保するために必要な実際のタイミングと歩留まり率を含み、これが真の商用生産を定義します。

2020年、サムスンは5nmチップの量産を発表し、ライバルを上回っているように見えました。しかし、トランジスタ密度と歩留まり率を比較すると、まったく異なる結果が明らかになります。

EUVなしで5nmを実現するにはどうすればいいでしょうか？

前のセクションでは、過去と現在の 5nm の概念について説明しました。簡単に言うと、20 年前、5nm といえばトランジスタの線幅とゲート長を意味していました。しかし、今日では、5nm は製造プロセスにおける象徴的なノードを表しています。進歩の真の尺度は、この記号ではなく、単位面積あたりのトランジスタ密度にあります。

次に、一連の議論を通じて、EUV リソグラフィーを使用せずにいわゆる「5nm」と「3nm」を実現する方法について説明します。Lin Benjian 博士の講義「光学マイクロリソグラフィーにより IC が XNUMX 万倍縮小」では、このトピックについて詳細な洞察が提供されています。まず、基本的な光学解像度の式から始めます (ヒント: 高度な数学は必要ありません。理解するには読み進めてください)。

ハーフピッチ = k1λ / sinθ。

ハーフピッチ: 記事の図 2 に示されているように、ピッチの半分、つまり線幅/ゲート長に線間の間隔を加えたものに 1/2 を掛けたものを指します。

k1: プロセスに関連する係数。ハーフピッチの縮小に不可欠であり、半導体製造リソグラフィエンジニア全員が最も注目する点であり、ここでの議論の核心です。

λ: リソグラフィーで使用される光源の波長。リソグラフィー装置メーカーが追求している目標として、g 線の 436nm から EUV の 13.5nm まで短くなっています。

sinθ: レンズが光を結像面に焦点を合わせる角度に関連し、主にレンズ自体によって決定され、リソグラフィー装置メーカーの目標でもあります。

しかし、光の波長は媒体によって異なるため、解像度を上げるにはレンズとウエハの間の媒体の屈折率（n）も考慮する必要があります。したがって、式は次のようになります。 ハーフピッチ = k1λ / (n sinθ) (注: n sinθ はリソグラフィーツールの開口数 (NA) です)。

図 3: レンズシステムによる光の集束と結像の概略図。ここで、n は媒体の屈折率、θ はレンズの集束角を表します。

193nm液浸露光装置を例に挙げると、k1値が0.28、水の屈折率（n）が1.44、sinθが0.93の場合、 ハーフピッチの計算は (0.28 × 193) / (1.44 × 0.93) = 54.04 / 1.3392 ≈ 40nm となり、解像度は 40nm であることを示しています。.

したがって、 リソグラフィー装置の解像度を向上させる式中の変数は、分母を大きくしたり分子を小さくしたりすることで調整できる。 1つの可能性が考えられます。sinθを改善するために焦点角を大きくする、媒質の屈折率（n）を上げる、kXNUMX係数を下げる、またはより短い波長の光源を利用することです。 これらの選択肢の中で、k1係数の低減は、半導体製造装置メーカーが現在追求している最も重要なブレークスルーのXNUMXつとして際立っています。 ファブ 集中的な注意が必要です。

sinθの増大: 複雑で大型のレンズの開発

sinθはレンズが光を集光する角度によって決まり、sinθが大きいほど解像度が高くなります。リソグラフィー機で使用されるレンズにはさまざまなサイズ、厚さ、曲率があります。それらは正確な計算に基づいて慎重に積み重ねられ、組み立てられ、多くの場合クレーンによる設置が必要です。現在、リソグラフィー機のレンズシステムのコストは約60万ドルで、EUVレンズシステムは100億ドルを超えています。

図4: 0.9NAリソグラフィーマシンレンズシステム、ここでNA（開口数）= n × sin θ

これを非常に複雑にするのは、sinθ を理論上の最大値 1 にできるだけ近づけることも目的としています。

現在、ArFリソグラフィー機のレンズはsinθ値0.93を達成できるが、EUVリソグラフィー機は0.33にしか達しない。Hyper-NA EUVの目標は0.75であり、これはASMLの最終目標でもある。今後、新たな技術革新が生まれなければ、半導体チップの物理リソグラフィー技術は終焉を迎える可能性がある。

ショートニング 波長: 素材とレンズの正確なマッチング。

波長を短くするには、主に光源を変える必要があります。光源には、g 線、i 線 UV (紫外線)、KrF、ArF DUV (深紫外線)、そして現在は波長 13.5nm の EUV (極端紫外線) などがあります。さらに波長を短くすると、X 線になります。

光源を変更することで、希望する波長を実現できますが、レンズの材質もそれに応じて調整する必要があり、波長が短くなるにつれて利用できる材質の選択肢が少なくなります。

もう 1 つの解決策は、レンズアセンブリにミラーを組み込むことです (下の図の黄色の部分)。このようなレンズアセンブリは、反射屈折光学システムと呼ばれます。光の波長に関係なく、ミラー表面への入射角と反射角は等しくなります。レンズをミラーに置き換えることで、光波帯域幅の許容範囲を広げることができます。

図 5: 193nm ArF リソグラフィー装置で使用されるレンズシステム。図に示すように、レンズアセンブリ間にミラーが組み込まれています。

EUVの波長13.5nmの場合、レンズシステム全体にミラーが使用され、全反射光学系と呼ばれます。このシステムは、光線がミラーを遮ることなく通過できるように設計する必要があります。また、レンズ透過角の誤差許容範囲と比較して、ミラー反射角にははるかに高い精度が求められます。

光源の変更はレンズ材料だけでなく、化学特性、透明性、感光性、その他の特性を含むフォトレジスト材料にも影響を及ぼします。これは大きな取り組みであり、製造プロセスのさまざまな層に対応するために多数の材料と配合が必要になります。これらのうち、感光性はコスト効率の高い製造にとって非常に重要です。チップあたりの露光時間が数秒長くなるだけでも、耐えられないコストと見なされるからです。

屈折率（n）を高める：液浸リソグラフィー技術

解像度を高めるためのもう 1 つの方法は、レンズとウェハーの間の媒体を調整することです。TSMC の研究副ディレクターである Lin Benjian 氏が提案した液浸リソグラフィー技術では、屈折率が 1.44 に近い空気の媒体を、屈折率が 193 の水に置き換えます。これにより、媒体の屈折率に応じて、等価波長が 134nm から約 XNUMXnm に効果的に短縮されます。

図6: ドライリソグラフィーシステムと液浸リソグラフィーシステムの違い

液浸リソグラフィー技術では、レンズとウェーハの間に水を導入するだけで、同じ波長とマスクを使用して半導体プロセスを継続できます。理論は単純ですが、実際の実装には課題があります。たとえば、液浸システムでは、DI 水 (脱イオン水) に気泡が発生する可能性があり、これを完全に除去する必要があります。さらに、均一な分布を確保して画像品質を維持するために、水は迅速かつ均一に流れなければなりません。

我々が知る限り、ASML の液浸リソグラフィー装置である Alpha ツールは、TSMC の Nanke 工場の Lin Benjian 氏のチームと 7 年以上にわたって 8 ～ XNUMX 回の改良を経ました。Alpha 装置が完成した後も、Beta バージョンでは、初期欠陥を数千から数百、数十に減らし、最終的にはゼロにするために、数え切れないほどのウェハを処理するためにウェハ工場で膨大な人手が必要でした。このプロセスは困難で要求が厳しいものでした。

k1 の削減: 解像度向上技術 (RET)。

解像度を向上させるための最終的なアプローチは、半導体工場のリソグラフィープロセスエンジニアにとって非常に重要なk1値を下げることです。 特にDUV（深紫外線）を使用した5nmチップの作成に適しています 紫外線）リソグラフィー。

最初に取り組むべき課題は「振動対策」これは写真撮影における画像安定化に似ており、露光中にウェハとマスク間の相対的な振動を最小限に抑える努力がなされています。これにより、より正確な露光パターンが保証され、振動によって失われた解像度が回復されます。 2つ目の課題は「不要な反射を最小限に抑えること」です。 露光中にウェハ表面からの不要な反射を排除することを目的としています。これらのパラメータを改善することで、k1 を約 0.65 に制御できることが示されました。

さらに解像度を高めるために、デュアルビームイメージング技術が採用されています。 これには、オフアクシス照明と位相シフトマスクが含まれます。オフアクシス照明は光の入射角を調整し、斜めの光がマスクに入るようにします。これらの角度を調整することで、これら 180 つのビーム間の干渉により解像度が向上し、被写界深度が深くなります。位相シフトマスクはマスクを変更して、隣接する透明領域を通過する光間に 1 度の位相差を導入します。どちらのアプローチも k1 値を個別に半分にすることができますが、デュアルビームイメージングの概念に該当し、併用することはできません。これらの方法は通常、k0.28 を約 XNUMX まで減らすことができます。

k1をさらに低減するには、多重パターン化と呼ばれる複数のマスクの使用が必要となる。複雑なパターンを、より緩いパターンを持つ 7 つ以上のマスクに分割し、ウェーハ上で交互に露光する手法です (図 XNUMX を参照)。

図 7: 28nm リソグラフィーマシンで使用されるマスクの概略図。光は白い開口部を通過し、ウェーハ上のフォトレジストに黄色の点を投影します。XNUMX つのマスクを使用して個別に露光することで、解像度が向上します。

しかし、露光時間を 2 倍にすると、1 時間あたりのウェハー数 (WPH) の出力率は、変化がないと仮定すると半分になります。露光回数が増えると、歩留まり率も低下します。出力の低下と相まって、コスト効率を何よりも重視する半導体業界にとって耐え難い負担となります。露光時間の増加は必然的に歩留まりの低下につながるため、エンジニアが自らを救う唯一の方法は歩留まり率の向上です。

液浸リソグラフィー装置では、光近接効果補正 (OPC) や光源とマスクの共同最適化などの技術を使用することで、k1 値を 0.2 まで下げることができ、解像度 28nm を達成できます。二重露光により、k1 を最初の 0.28 から 0.14 まで下げることができ、解像度 20nm を達成できます。 1回露光によりk0.07はさらに10まで減少し、EUVリソグラフィーマシンの11.5nm解像度を超える約XNUMXnmの解像度を達成できます。これは、液浸リソグラフィーの理論的基礎を形成します。 多重露光 7nm、5nm、さらには3nmノードを実現するためのアプローチ。

表4: 193nm液浸露光装置におけるさまざまな解像度向上技術を使用した理論的に達成可能な解像度

理論は単純に聞こえますが、実際の応用は決して簡単ではありません。特に、k1 値を大幅に削減できる重要な技術である自己整合マルチパターニング (SAMP) では、その応用は容易ではありません。この技術の鍵となるのは、リソグラフィー装置のオーバーレイ精度です。オーバーレイ精度は、チップ上の層間の位置合わせ精度を決定し、多重露光の歩留まりに影響します。

オーバーレイ精度を向上させるための1つのアプローチは、 精度 2100i DUV リソグラフィー装置などの機器。さらに、各半導体工場には独自の技術セットがあります。 現在、TSMCは、リソグラフィー機の性能とは別に、マルチマシンオーバーレイ（MMO）を使用して、ほぼシングルマシンオーバーレイ（DCO）を実現できる世界で唯一の企業です。参考となるデータが2.5つあります。TSMCは、1980倍露光の歩留まりが80％を超えるMMO：1.5nm 2050ciリソグラフィー機を使用していますが、中国本土の工場は、MMO：50nm XNUMXiとXNUMX倍露光を使用して、XNUMX年間の継続的な努力により、XNUMX％に近い歩留まりを達成しました。

昨年、ベルギーの大学間マイクロエレクトロニクスセンター（IMEC）は、5倍露光の液浸リソグラフィー装置を使用してXNUMXnmを実現するための技術スキームを発表しました。

その他の技術ルートでは、IMEC と Mentor は、追加の冗長金属やコンデンサを必要としないセルフアラインリソグラフィおよびエッチング (SALELE) 技術を共同で開発しました。また、材料研究に重点を置き、最初にポリマーを合成し、次に加熱によって特定の化学反応を誘発して「指向性自己組織化」(DSA) を実現し、元のサイズの 4 分の 1 の構造を形成することで、従来のマスクの使用を回避するリソグラフィ方法も研究しました。

さらに、EUVは吸収されやすく、水浸漬によるDUVのように屈折率（n値）を上げることができないため、ASMLはHigh-NAやHyper-NAでsinθを高める改良を進めているが、この道はいずれ限界を迎えるだろう。 したがって、半導体製造プロセスにおいては、DUV か EUV かを問わず、複数回の露光によって k1 を大幅に低減することが依然として重要な技術です。 これはまた、沈着の重要性が高まっていることを浮き彫りにし、 エッチング 装置。 AMAT、LAM、TEL は、より複雑なパルス、より微細な制御、より高出力のツール、特に従来のプロセスルートを変える原子層堆積およびエッチング技術などの関連技術を精力的に開発しています。

記事の後半のトランジスタ密度表に戻ると、将来のノードが「3nm」とラベル付けされるか「N+4」とラベル付けされるかは焦点ではなく、チップのトランジスタ密度を大幅に増加できるかどうかが重要です。

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