EUV 리소그래피 장비 없이 어떻게 5nm 칩을 생산할 수 있나요?

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2024-07-01 3101

20년 넘게 사용된 심자외선(DUV) 리소그래피 기계가 여전히 사용되고 발전하고 있는 것은 사실입니다. 다중 패터닝 기술과 결합된 침지형 DUV 리소그래피를 사용하면 5nm 칩을 생산하는 것이 완전히 가능해지며, 극단적인 비용이 필요하지 않은 시나리오에서는 잠재적으로 3nm도 생산할 수 있습니다.

이론적으로 가능하고 7nm 노드의 일부 팹에서 부분적으로 검증되었지만 이 접근 방식을 동시에 정렬하려면 몇 가지 중요한 조건이 필요합니다. 그 중 핵심은 다중 패턴화의 "오버레이 정확도"입니다. 즉, 다중 노출 간의 패턴을 정확하게 정렬하는 것입니다.

또한 위상 변이 마스크, 모델 기반 광 근접성 보정, 자체 정렬 5중 패터닝과 같은 식각 기술, 심지어 새롭게 떠오르는 방향성 자기 조립 리소그래피 기술과 같은 수많은 다른 공정 기술도 활용됩니다. 이러한 접근 방식은 고해상도 리소그래피에만 의존하지 않고도 XNUMXnm 칩을 생산할 수 있는 가능성을 제공합니다.

물론 이러한 방법을 채택하려면 비용이 많이 들기 때문에 일반적으로 반도체 공장에서는 첨단 공정 칩을 대량 생산하기 위해 이러한 극단적인 조치를 사용하는 것을 피합니다. 결국, 주류 솔루션은 일반적으로 시장 경쟁을 기반으로 선택되므로 가장 상업적으로 실행 가능한 제조 방법만 지속됩니다.

몇 가지 기본 지식부터 시작하겠습니다. 하지만 프로세스 노드에 대해 이미 체계적으로 이해하고 있다면 이 부분을 건너뛰셔도 됩니다.

5nm는 단지 말장난일까요?

멀티 패터닝과 결합된 침지 리소그래피가 5nm를 달성할 수 있는지 이해하려면 먼저 "5nm"가 무엇을 의미하는지 명확하게 알아야 합니다. 최근 ASML이 반도체 팹의 전략을 폭로했다는 주장과 함께 이 주제에 대한 논쟁이 다시 시작되었습니다.

선폭 주제를 자세히 알아보기 전에 트랜지스터의 역할과 이러한 맥락에서 선폭의 중요성을 이해하는 것이 중요합니다.

트랜지스터는 게이트를 사용하여 회로의 도통과 차단을 제어합니다. 도통은 '1'을, 차단은 '0'을 나타내며, 이를 통해 이진 계산이 가능합니다. 게이트 길이(또는 채널 길이)는 트랜지스터의 소스와 드레인 사이에 전류가 흐르는 속도에 직접적인 영향을 미칩니다. 게이트 길이가 짧을수록 트랜지스터 성능이 향상되어 전류 흐름이 빨라지고 결과적으로 칩 성능이 향상됩니다.

그림 1: MOSFET(금속산화물 반도체 전계효과 트랜지스터)의 평면 구조에 대한 개략도.

과거에는 트랜지스터 게이트 길이가 라인 폭으로 정의되어 프로세스 노드 이름에 맞춰 정렬되었습니다., 리소그래피, 증착, 에칭 및 확산이 선폭을 줄이기 위한 핵심 프로세스였습니다.

FinFET, Nanosheet 등 14차원 트랜지스터 구조가 등장하면서 반도체 산업은 동등한 성능을 강조하는 쪽으로 초점이 옮겨졌습니다. 14nm로 표시되어 있음에도 불구하고 이러한 기술은 게이트 길이가 14nm를 훨씬 초과합니다. 예를 들어 Intel의 24nm 프로세스는 게이트 길이가 7nm인 반면 TSMC의 22nm 프로세스는 게이트 길이가 XNUMXnm입니다.

반면, 선폭만으로는 트랜지스터 밀도를 측정하는 특성 매개변수로 작용하지 않습니다. 선폭이 작아도 게이트 사이의 간격이 넓으면 단위 면적당 수용할 수 있는 트랜지스터의 수가 제한되기 때문이다. 부품 소형화를 정확하게 묘사하려면 아래 다이어그램에 설명된 것처럼 피치라는 또 다른 중요한 지표가 필요합니다. 예를 들어, 이전에는 9개의 트랜지스터가 하나의 단위 면적에 맞았지만 피치를 줄이면 10개의 트랜지스터를 수용할 수 있습니다.

그림 2: 라인 폭/게이트 길이, 피치 및 하프 피치 간의 관계.

1990μm 이전인 0.35년대에는 프로세스 노드, 하프 피치(피치의 절반), 게이트 길이가 모두 정렬되었습니다. 하지만, 분기 하프 피치, 게이트 길이 및 노드 사이가 그 이후에 나타났습니다. 노드, 하프 피치, 게이트 길이의 관계와 진화는 다음 차트에서 명확하게 관찰할 수 있습니다.

표 1: 다양한 연도에 따른 프로세스 노드, 하프 피치 및 게이트 길이의 대응, 단위: nm

초기 주제로 돌아가서, 5nm에 관해 이야기할 때 실제로는 실제 선폭이 아닌 프로세스 노드를 지칭합니다.

많은 사람들은 오늘날 다양한 거대 반도체 기업들이 주장하는 나노미터 값은 단지 마케팅 용어일 뿐이라고 말하고 싶어합니다. 엄밀히 말하면 이는 14년 전에는 모든 프로세스 노드에 적용되었습니다. XNUMX년 전 업계가 XNUMXnm FinFET XNUMX차원 구조 시대에 진입하면서 노드, 피치, 게이트 길이, 선폭 간의 연관성이 완전히 깨졌습니다.

통일된 표준이 없으면 기업은 자연스럽게 이러한 용어를 사용하여 개념을 조작합니다. 삼성은 14nm 노드를 개척하여 TSMC가 보수적으로 16nm라고 표시했지만 빠르게 따라잡았습니다. 무어 법칙의 확고한 추종자라고 자칭하는 인텔만이 2021년까지 선폭에 대한 전통적인 명명 규칙을 고집스럽게 고수했으며, 마침내 경쟁사와 일치하도록 노드 명명을 수정했습니다.

그런데 이것에 문제가 있나요? 사실 별 문제는 없습니다.

트랜지스터는 오랫동안 평면 구조에서 2차원 구조로 전환되어 왔습니다. 선폭의 개념을 트랜지스터 밀도(MTr/mm², 즉 제곱밀리미터당 트랜지스터 백만 개)로 변환하면 무어의 법칙이 사라지지 않았음을 알 수 있습니다. 무어의 법칙은 다른 형태로 계속 작용하고 있습니다. 즉, 단위 면적당 트랜지스터 밀도가 지속적으로 증가해 왔습니다. 무어의 법칙은 원래 "칩당 트랜지스터 수는 18개월마다 두 배로 증가한다"라고 명시했습니다.

반도체 산업의 트랜지스터 밀도 경쟁

트랜지스터의 다양한 특성 치수는 다양하고 복잡하며 각 제조업체마다 설계 정의가 다릅니다. 결과적으로 동일한 공정 기술을 사용하는 여러 제조업체의 제품을 완전히 비교할 수는 없습니다.

현재 제조 공정의 차이를 비교할 수 있는 유일한 직관적인 방법은 무어의 법칙의 본질로 돌아가서 트랜지스터 밀도, 즉 단위 면적당 트랜지스터 수를 비교하는 것입니다.

표 2: 주요 웨이퍼 파운드리의 다양한 노드에서 평방 밀리미터당 트랜지스터 밀도, 제XNUMX자로부터 얻은 부분 데이터

표의 데이터에 따르면 14nm 노드에서 Intel, TSMC 및 Samsung은 평방 밀리미터당 약 0.3억 개의 트랜지스터를 달성합니다.

10nm부터 Intel은 14nm+++를 Intel 10으로 브랜드를 변경하여 이름을 업데이트했지만 트랜지스터 밀도를 경쟁사 중에서 가장 낮은 수준으로 줄였습니다. 삼성은 10nm를 8nm 노드로 최적화하여 TSMC 수준과 거의 일치했습니다.

2018년에 TSMC는 침지 리소그래피(7Ci)와 쿼드 패터닝을 사용하여 1980nm 생산을 개척했습니다. 삼성은 30년 후 EUV 리소그래피로 반격했지만 익숙하지 않아 수율 문제에 직면해 삼성 휴대폰용 오리온 칩을 포기하고 대신 TSMC보다 14% 저렴한 비용으로 퀄컴 칩을 사용하기로 결정해 퀄컴을 주요 고객으로 유지했습니다. 한편 인텔은 여전히 XNUMXnm+++에서 성능을 압박하고 있었습니다. TSMC는 7nm를 장악했습니다.

TSMC는 DUV 기반 N7, N7P에서 EUV 기반 N7+, N7으로 6nm 공정을 전환하면서 트랜지스터 밀도를 0.91억 개에서 1.16억 개로 증가시켰습니다. 삼성은 0.95억 개를 달성한 반면, 인텔은 1년에 트랜지스터 밀도를 2020억 개로 달성했습니다.

2020년에 삼성은 5nm 생산을 발표했습니다. 트랜지스터 밀도가 0.95억 1.27천만에서 4억 1.37천만으로 소폭 증가했으며 향상된 XNUMXnm 버전은 XNUMX억 XNUMX천만 개의 트랜지스터를 달성했습니다. TSMC의 초기 5nm 1.5억개에 미치지 못함 개선된 N4P는 1.8억개로 7nm에서 크게 업그레이드되었습니다. 삼성은 3nm 노드에서도 비슷한 문제에 직면했습니다.

2021년에 Intel은 노드 이름을 변경했습니다. 10nm는 Intel 7이 되었고, 7nm는 Intel 4가 되었으며, 추가 노드는 Intel 3, Intel 20A 및 Intel 18A로 개선되었습니다. CEO Pat Gelsinger의 로드맵은 7년에 걸쳐 10개의 노드를 정복하는 것을 목표로 했습니다. 하지만 Intel 4은 이미 3nm를 활용했고 Intel XNUMX와 Intel XNUMX은 동일한 노드의 개선된 버전을 대표했습니다.

현재의 이해에 따르면 Intel 18A에 대한 Intel의 진행은 최소 2026년까지 지연될 가능성이 높습니다., TSMC의 2세대 2025nm는 XNUMX년 말까지 생산을 시작할 수 있습니다. 19년 초 Apple의 A2025 칩은 2세대 3nm A17의 초기 출시 이후 약간의 개선이 이루어진 TSMC의 XNUMXnm 수율에 따라 달라질 가능성이 높습니다. 특히 TSMC의 N4P 및 N3B 밀도는 각각 1.8억 및 1.9억으로 소폭 증가했습니다.

Apple은 올해 전략을 변경하여 TSMC가 3nm 잠재력을 더 깊이 탐구하도록 압력을 가할 수도 있습니다. N18P를 채택한 A3은 A1.9(여전히 2.8nm)에 비해 트랜지스터 밀도가 17억 개에서 3억 개로 증가했으며, 경쟁사 밀도는 1.8억 개 미만이고 소규모 배치에서는 수율이 낮습니다.

주목할만한 추세는 무어의 법칙이 18개월에서 24개월로 연장되어 30nm 이후 7개월로 느려지는 것입니다. 7년 2018nm, 5년 2020nm, 3년 2023nm, 2년 2025nm 예상으로 약 1.4~1년마다 진행됩니다. . 기술적으로 말하면 40nm는 이 속도를 유지할 수 있지만 XNUMXnm를 넘어선 노드 발전은 XNUMX개월 이상으로 길어질 수 있습니다. 선폭을 축소하는 동안 트랜지스터 수에 긍정적인 영향을 미칩니다.

향후 20년 동안 전체 칩 트랜지스터 수는 급속한 성장을 계속하여 단일 칩 전력에 대한 원래의 무어의 법칙 예측을 잠재적으로 능가할 것입니다. 이는 향후 XNUMX년 내에 GPU에 XNUMX조 개의 트랜지스터가 있을 것이라는 TSMC의 예측이 그 예시입니다. 미래의 발전은 공정 개선에만 의존하지 않고 최적화된 3D 구조, 새로운 2D 재료 및 고급 패키징 기술에 지속적으로 의존할 것입니다. 증폭 트랜지스터는 효과적으로 계산됩니다.

대량생산과 수율은 회색지대가 됐다.

표 3: 주요 웨이퍼 팹의 생산 일정은 기술 로드맵에 따라 32/28nm에서 14nm 사이이며, 추가 노드는 22nm입니다.

과거에는 인텔, 삼성, TSMC의 치열한 경쟁에서 가장 먼저 양산한다는 것이 결정적인 이점이었다. 대량생산을 먼저 달성한 쪽이 상당한 우위를 점하게 됩니다.

그러나 오늘날, 각 회사가 프로세스 노드를 정의하는 방식에는 큰 차이가 있습니다. 예를 들어, 모두 5nm라고 주장하지만 트랜지스터 밀도는 크게 달라질 수 있습니다. 이런 관점에서 볼 때 인텔은 TSMC에 약간의 위협을 가하는 반면, 삼성은 경쟁에서 크게 뒤쳐졌습니다.

삼성의 전략에는 수율 조작이 포함된다. 새로운 노드에서 생산 가치가 있는 수율을 구성하는 것이 가장 모호한 측면입니다. TSMC의 접근 방식에 따르면, 진정한 생산은 외부 고객이 주문을 하고 현재 수율 수준으로 제품을 성공적으로 받는 것입니다(상업 생산이라고 알려진 개념).

삼성에서 각각의 새로운 노드의 초기 고객은 일반적으로 내부이며 대량 생산을 공개적으로 발표하면서 낮은 수율 단계에서 위험 생산이 시작됩니다.

개발 과정에서 한 자릿수 수율을 바탕으로 양산을 발표하는 것은 순전히 홍보용일 뿐 실질적인 의미가 없습니다. 수율이 부족한 경우 일반적으로 고객이 결함이 있는 웨이퍼 비용을 부담합니다. 동일한 밀도를 고려할 때 고객은 가장 높은 수율을 제공하는 팹에 우선적으로 주문합니다. 밀도와 수율이 모두 뒤처지는 상황에서는 계약 비용을 낮추는 것만으로 산발적인 고객을 유치할 수 있지만, 이 접근 방식은 웨이퍼 팹에 아무런 이익도 창출하지 못합니다.

제조업체는 때때로 60% 또는 심지어 80%의 높은 수율을 공개하지만 이러한 수치는 종종 채굴 장비용 ASIC과 같은 단순한 칩과 관련이 있다는 점을 기억하는 것이 중요합니다. 반대로 모바일 애플리케이션 프로세서(AP)와 같은 복잡한 칩의 수율은 50% 미만일 수 있고, GPU와 같은 대면적 칩의 경우 20%를 조금 넘을 수 있습니다.

동일한 7나노 공정이라도 제품에 따라 수율이 크게 달라질 수 있다. 제조업체는 최고의 수치를 강조하는 경향이 있습니다.
덜 유리한 데이터 보류, 일반적인 업계 관행입니다.

웨이퍼 팹의 대량 생산 시기와 수율은 조작하기 쉬운 회색 영역입니다. 이러한 비교는 단순한 프로세스 노드 등가성을 넘어 단위 면적당 트랜지스터 밀도와 상용 고객 주문을 확보하는 데 필요한 실제 타이밍 및 수율을 포함합니다. 이것이 진정한 상용 생산을 정의합니다.

2020년 삼성은 5nm 칩 대량 생산을 발표해 경쟁사를 앞지르는 듯 보였습니다. 그러나 트랜지스터 밀도와 수율을 비교하면 완전히 다른 결과가 나타납니다.

EUV 없이 어떻게 5nm를 달성할 수 있을까요?

이전 섹션에서는 과거와 현재의 5nm 개념에 대해 논의했습니다. 간단히 말해서 20년 전에는 5nm를 언급하면 트랜지스터의 선폭과 게이트 길이를 의미했습니다. 그러나 오늘날 5nm는 제조 공정의 상징적인 노드를 나타냅니다. 진보의 진정한 척도는 단지 이 기호가 아니라 단위 면적당 트랜지스터 밀도에 있습니다.

다음으로 EUV 리소그래피 없이 이른바 '5nm', '3nm'를 구현하는 방법에 대해 일련의 논의를 통해 설명하겠습니다. Lin Benjian 박사의 강의 "광학 마이크로리소그래피는 IC를 백만 배로 축소합니다"는 이 주제에 대한 자세한 통찰력을 제공합니다. 기본적인 광학 해상도 공식부터 시작하겠습니다(힌트: 고급 수학이 필요하지 않습니다. 이해하려면 계속 읽으세요).

하프 피치 = k1λ / sinθ.

하프 피치(Half Pitch): 기사의 그림 2에 설명된 대로 피치의 절반을 의미합니다. 즉, 선폭/게이트 길이에 라인 사이의 간격을 더한 값에 1/2을 곱한 값입니다.

k1: 모든 반도체 팹 리소그래피 엔지니어의 주요 초점이자 토론의 핵심인 Half Pitch를 줄이는 데 중요한 프로세스 관련 계수입니다.

λ: 노광에 사용되는 광원의 파장으로, 노광 장비 제조사가 추구하는 목표인 g라인의 436nm에서 EUV의 13.5nm로 감소되었습니다.

sinθ: 렌즈가 이미징 평면에 빛을 집중시키는 각도와 관련되며 주로 렌즈 자체에 의해 결정되며 리소그래피 장비 제조업체의 목표이기도 합니다.

그러나 매질에 따라 빛의 파장이 달라지기 때문에 해상도를 높이는 방법을 고려할 때 렌즈와 웨이퍼 사이에 있는 매질의 굴절률(n)도 고려해야 합니다. 따라서 공식은 다음과 같습니다. 하프 피치 = k1λ / (n sinθ) (참고: n sinθ는 리소그래피 도구의 개구수(NA)입니다.

그림 3: 렌즈 시스템을 통한 빛 포커싱 및 이미징의 개략도. 여기서 n은 매체의 굴절률을 나타내고 θ는 렌즈의 초점 각도를 나타냅니다.

193nm 침지 리소그래피 기계를 예로 들어 k1 값이 0.28, 물의 굴절률(n)이 1.44, sinθ가 0.93인 경우 하프 피치 계산은 (0.28 × 193) / (1.44 × 0.93) = 54.04 / 1.3392 ≒ 40nm이며, 이는 분해능이 40nm임을 나타냅니다..

따라서, 리소그래피 기계의 해상도를 향상시키기 위해, 분모를 확장하거나 분자를 줄여 수식의 변수를 조정할 수 있습니다. 네 가지 가능성이 있습니다: sinθ를 개선하기 위해 초점 각도를 늘리는 것, 매체의 굴절률(n)을 높이는 것, k1 계수를 낮추는 것, 또는 더 짧은 광원을 활용하는 것입니다. 파장 (λ). 이러한 옵션 중에서 k1 계수를 줄이는 것은 현재 반도체가 추구하는 가장 중요한 혁신 중 하나입니다. 팹 그리고 집중적인 관심이 필요합니다.

sinθ 증가: 복잡하고 큰 렌즈 개발

sinθ는 렌즈가 빛을 집중시키는 각도에 따라 결정되며, sinθ가 높을수록 해상도가 높아집니다. 리소그래피 기계에 사용되는 렌즈는 크기, 두께, 곡률이 다양합니다. 정밀한 계산을 거쳐 꼼꼼하게 쌓고 조립하므로 크레인 설치가 필요한 경우도 많습니다. 현재 리소그래피 기계의 렌즈 시스템 비용은 거의 60천만 달러이며, EUV 렌즈 시스템은 100억 달러를 초과합니다.

그림 4: NA(개구수) = n × sin θ인 0.9NA 리소그래피 기계 렌즈 시스템

너무 복잡하게 만드는 것도 sinθ를 이론적 최대값인 1에 최대한 가깝게 만드는 것을 목표로 합니다.

현재 ArF 리소그래피 기계 렌즈는 0.93의 sinθ 값을 달성할 수 있는 반면, EUV 리소그래피 기계는 0.33에만 도달할 수 있습니다. Hyper-NA EUV의 목표는 0.75이며, 이는 ASML의 최종 목표이기도 합니다. 미래에 새로운 기술 혁신이 나타나지 않는다면 이는 잠재적으로 반도체 칩에 대한 물리적 리소그래피 기술의 종말을 의미할 수 있습니다.

쇼트닝 파장: 소재와 렌즈의 정확한 매칭.

파장 단축은 주로 파장 13.5nm의 g라인, i라인 UV(자외선), KrF, ArF DUV(심자외선), 현재는 EUV(극자외선) 등 광원을 바꾸는 데 달려 있다. 파장이 더욱 짧아지면 X선이 발생합니다.

광원을 변경하면 원하는 파장을 얻을 수 있지만 렌즈의 재질도 이에 맞게 조정되어야 하며 파장이 감소함에 따라 사용할 수 있는 재질 옵션이 줄어듭니다.

또 다른 해결책은 렌즈 어셈블리에 거울을 통합하는 것입니다(아래 다이어그램의 노란색 부분). 이러한 렌즈 어셈블리는 반사-굴절 광학 시스템으로 알려져 있습니다. 빛의 파장에 관계없이 거울 표면의 입사각과 반사각은 동일합니다. 렌즈를 거울로 대체함으로써 광파 대역폭에 대한 내성을 높일 수 있습니다.

그림 5: 193nm ArF 리소그래피 기계에 사용되는 렌즈 시스템으로, 다이어그램에 표시된 대로 렌즈 어셈블리 사이에 거울이 통합되어 있습니다.

EUV의 13.5nm 파장의 경우 전체 렌즈 시스템은 완전 반사형 광학 시스템으로 알려진 미러를 사용합니다. 이 시스템은 거울을 가리지 않고 광선이 통과할 수 있도록 설계되어야 합니다. 또한 렌즈 투과 각도의 허용 오차에 비해 거울 반사 각도에는 훨씬 더 높은 정밀도가 필요합니다.

광원을 바꾸면 렌즈 소재뿐만 아니라 화학적 성질, 투명성, 감광성 등의 특성을 포괄하는 포토레지스트 소재에도 영향을 미칩니다. 이는 제조 공정의 다양한 계층을 처리하기 위해 수많은 재료와 공식이 필요한 중요한 작업입니다. 이 중에서 감광성은 비용 효율적인 제조에 매우 중요합니다. 칩당 노출 시간이 몇 초만 늘어나도 감당할 수 없는 비용으로 간주되기 때문입니다.

굴절률(n) 증가: 침지 리소그래피 기술

해상도를 향상시키기 위한 또 다른 접근 방식은 렌즈와 웨이퍼 사이의 매체를 조정하는 것입니다. TSMC 연구 부국장 Lin Benjian이 제안한 침지 리소그래피 기술은 굴절률이 1에 가까운 공기의 매체를 굴절률이 1.44인 물로 대체합니다. 이는 매질의 굴절률에 따라 등가 파장을 193nm에서 약 134nm로 효과적으로 줄입니다.

그림 6: 건식 리소그래피 시스템과 침지 리소그래피 시스템의 차이점

침지 리소그래피 기술을 사용하면 렌즈와 웨이퍼 사이에 물을 주입하기만 하면 동일한 파장과 마스크를 계속 사용하여 반도체 공정을 진행할 수 있습니다. 이론은 간단하지만 실제 구현에 어려움이 있습니다. 예를 들어, 침지 시스템에서는 DI 수(탈이온수)에 기포가 형성될 수 있으므로 이를 완전히 제거해야 합니다. 또한 균일한 분포를 보장하고 이미지 품질을 유지하려면 물이 빠르고 균일하게 흘러야 합니다.

우리가 알게 된 바와 같이 ASML의 침지 리소그래피 기계인 Alpha 도구는 특히 TSMC Nanke 시설의 Lin Benjian 팀과 함께 7년이 넘는 기간에 걸쳐 8~XNUMX번의 수정을 거쳤습니다. 베타 버전은 알파 머신을 완성한 후에도 수많은 웨이퍼를 처리하기 위해 웨이퍼 팹에 막대한 인력이 필요했고, 초기 결함을 수천에서 수백, 수십으로, 궁극적으로는 XNUMX으로 줄였습니다. 이 과정은 힘들고 까다로웠습니다.

k1 감소: 해상도 향상 기술(RET).

해상도를 향상시키는 마지막 접근 방식은 k1 값을 줄이는 것입니다. 이는 반도체 제조 공정의 리소그래피 공정 엔지니어에게 매우 중요합니다. 특히 DUV(Deep)를 사용하여 5nm 칩을 만드는 경우 자외선의) 리소그래피.

가장 먼저 해결해야 할 과제는 '진동 방지', 노출 중에 웨이퍼와 마스크 사이의 상대적인 진동을 최소화하기 위해 노력하는 사진의 이미지 안정화와 유사합니다. 이를 통해 보다 정확한 노출 패턴이 보장되고 진동으로 인해 손실된 해상도가 복원됩니다. 두 번째 과제는 "원치 않는 반사를 최소화하는 것"입니다. 노출 중에 웨이퍼 표면에서 불필요한 반사를 제거하는 것을 목표로 합니다. 이러한 매개변수의 개선으로 k1을 약 0.65까지 제어할 수 있음이 나타났습니다.

해상도를 더욱 향상시키기 위해 듀얼 빔 이미징 기술이 사용됩니다. 축외 조명 및 위상 편이 마스크를 포함합니다. Off-axis 조명은 빛의 입사각을 조정하여 경사진 빛이 마스크에 들어갈 수 있도록 합니다. 이러한 각도를 조정하면 두 광선 사이의 간섭으로 인해 해상도가 향상되고 피사계 심도가 증가합니다. 위상 편이 마스크는 인접한 투명 영역을 통과하는 빛 사이에 180도 위상차를 도입하도록 마스크를 수정합니다. 두 접근 방식 모두 k1 값을 개별적으로 절반으로 줄일 수 있지만 이중 빔 이미징 개념에 속하므로 함께 사용할 수 없습니다. 이러한 방법은 일반적으로 k1을 약 0.28로 줄일 수 있습니다.

k1을 추가로 줄이려면 다중 패터닝으로 알려진 다중 마스크를 사용해야 합니다., 복잡한 패턴이 느슨한 패턴을 가진 두 개 이상의 마스크 사이에 분할되어 웨이퍼에 교대로 노출되는 기술입니다(그림 7 참조).

그림 7: 28nm 리소그래피 기계에 사용되는 마스크의 개략도. 빛은 흰색 구멍을 통과하여 웨이퍼의 포토레지스트에 노란색 점을 투사합니다. 별도의 노출에 두 개의 마스크를 사용하면 해상도가 향상됩니다.

그러나 노출 시간을 두 배로 늘리면 시간당 웨이퍼(WPH) 출력 속도가 변하지 않는다고 가정할 때 절반으로 줄어듭니다. 다중 노출은 또한 수율을 감소시킵니다. 이는 생산량 감소와 맞물려 무엇보다 비용 효율성을 중시하는 반도체 산업에 감당할 수 없는 부담을 안겨준다. 노출 시간이 늘어나면 필연적으로 수율이 낮아져 수율이 엔지니어가 자신을 구할 수 있는 유일한 방법이 됩니다.

침지 리소그래피 기계에서는 광학 근접 보정(OPC) 및 광원과 마스크의 공동 최적화와 같은 기술을 사용하여 k1 값을 0.2까지 낮추어 28nm의 분해능을 달성할 수 있습니다. 이중 노출을 사용하면 k1을 초기 0.28에서 0.14로 줄여 20nm의 해상도를 달성할 수 있습니다. 1중 노출은 k0.07을 10로 더욱 줄여 약 11.5nm의 해상도를 달성하며 EUV 리소그래피 기계의 XNUMXnm 해상도를 능가합니다. 이는 침지 리소그래피의 이론적 기초를 형성합니다. 다중 노출 7nm, 5nm, 심지어 3nm 노드를 달성하는 데 접근합니다.

표 4: 193nm 침지 리소그래피 기계에 대한 다양한 해상도 향상 기술을 사용하여 이론적으로 달성 가능한 해상도

이론은 간단해 보이지만 실제 적용은 쉽지 않습니다. 특히 k1 값을 크게 줄일 수 있는 SAMP(Self-Aligned Multiple Patterning)라는 중요한 기술의 경우 더욱 그렇습니다. 이 기술의 핵심은 리소그래피 기계의 오버레이 정확도에 있으며, 칩의 레이어 간 정렬 정밀도를 결정하여 다중 노출 수율에 영향을 미칩니다.

오버레이 정확도를 향상시키는 한 가지 접근 방식은 더 높은 정확도를 획득하는 것입니다. 정확 2100i DUV 리소그래피 기계와 같은 장비. 또한 각 반도체 공장에는 고유한 기술 세트가 있습니다. 현재 TSMC는 리소그래피 기계 성능 외에도 다중 기계 오버레이(MMO)를 사용하여 거의 단일 기계 오버레이(DCO)를 달성할 수 있는 세계 유일의 회사입니다. 참고할 수 있는 두 가지 데이터가 있습니다. TSMC는 2.5중 노광 수율이 1980%를 초과하는 MMO:80nm 1.5ci 리소그래피 기계를 사용하는 반면, MMO:2050nm 50i 및 XNUMX중 노광을 사용하는 본토 공장은 이후 XNUMX%에 가까운 수율을 달성했습니다. XNUMX년간의 끊임없는 노력.

작년에 벨기에의 IMEC(Interuniversity Microelectronics Center)는 5배 노출의 침지 리소그래피 기계를 사용하여 XNUMXnm를 달성하기 위한 기술 계획을 발표했습니다.

다른 기술 분야에서는 IMEC와 멘토가 추가적인 중복 금속 및 커패시터가 필요하지 않은 SALELE(Self-Aligned Lithography and Etching) 기술을 공동 개발했습니다. 그들은 또한 재료 연구에 중점을 두고 폴리머를 먼저 합성한 다음 가열을 통해 특정 화학적 상호 작용을 유도하여 "지향적 자기 조립"(DSA)을 달성하여 원래 크기의 4분의 1 구조를 형성함으로써 전통적인 마스크 사용을 우회하는 리소그래피 방법을 탐구했습니다.

게다가 EUV는 흡수가 잘 되고 물에 담그면 DUV처럼 굴절률(n 값)을 높일 수 없기 때문에 ASML은 sinθ를 높이기 위해 High-NA, Hyper-NA를 통해 개선하고 있지만 이 길은 결국 한계에 도달하게 됩니다. 따라서 반도체 제조 공정에서 다중 노광을 통해 k1을 획기적으로 줄이는 것은 DUV이든 EUV이든 관계없이 중요한 기술로 남아 있습니다. 이는 또한 증착의 중요성이 커지고 있음을 강조합니다. 에칭 장비. AMAT, LAM 및 TEL은 보다 복잡한 펄스, 보다 미세한 제어, 보다 높은 전력 도구, 특히 원자층 증착 및 에칭 기술을 포함하여 기존 공정 경로를 변화시킬 관련 기술을 적극적으로 개발하고 있습니다.

기사의 두 번째 부분에 있는 트랜지스터 밀도 표로 돌아가서 미래의 노드에 "3nm" 또는 "N+4"라는 라벨이 붙을지 여부는 초점이 아닙니다. 중요한 것은 칩 트랜지스터 밀도를 획기적으로 높일 수 있느냐다.

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