3. Zusammenfassung der grundlegenden Merkmale

Aufgrund struktureller Unterschiede weisen GaN-Leistungsgeräte andere Eigenschaften im Vergleich zu Geräten auf Siliziumbasis auf.

(1) Standardspannung: 650 V

Die typische Spannung für GaN-Leistungsgeräte beträgt 650 V. Bei vielen Stromversorgungsanwendungen ist der Eingang an das 220-V-Wechselstromnetz angeschlossen. Nach der Gleichrichtung erreicht die Spannung am Buskondensator etwa 400 V DC. Darüber hinaus kommt es bei bestimmten Topologieanwendungen zu Spannungsspitzen und Reflexionen auf der Sekundärseite. Daher sind 650 V zu einer Standardspannungsanforderung geworden.

(2) Kein Lawinenausfall

Bei GaN-Leistungsbauelementen tritt kein Lawinendurchbruch auf. Sobald ein Durchbruch auftritt, ist er dauerhaft, ähnlich wie der dielektrische Durchbruch in Kondensatoren. Bei einem 650-V-Bauelement, beispielsweise einem Silizium-MOSFET, liegt die tatsächliche Durchbruchspannung typischerweise bei etwa 750 V (mit einer Designtoleranz von 10 %). GaN-Bauelemente erfordern jedoch eine höhere Designtoleranz für die Durchbruchspannung. Ein 650-V-Bauelement benötigt eine Durchbruchspannung von mindestens 900 V (mit einer Designtoleranz von >10 %).

(3) Keine p-Typ-GaN-Transistoren

In der Silizium-basierten Technologie gibt es NMOS (Elektronenträger) und PMOS (Lochträger), derzeit jedoch keine p-Typ-GaN-HEMTs. Daher unterscheidet sich das Design analoger/digitaler ICs von Silizium. Die Hauptgründe für das Fehlen p-Typ-GaN-Transistoren sind: Erstens sind Ionenimplantation und Niedertemperaturglühen von Magnesiumionen auf GaN schwierig zu erreichen; zweitens beträgt die Lochbeweglichkeit von GaN nur 30 cm2/Vs und ist damit deutlich geringer als die Elektronenbeweglichkeit von 2000 cm2/Vs.

(4) Gate-Spannung: 7V

Aufgrund des GaN-Prozesses ist die maximale Gate-Spannung für GaN-Leistungsgeräte auf 7 V begrenzt, was mit bestehenden Silizium-Treiber-ICs nicht kompatibel ist.

Geräteprozesstechnik

GaN-Leistungsgeräte wie Chips auf Siliziumbasis durchlaufen ähnliche Herstellungsprozesse, die hauptsächlich Design, epitaktisches Waferwachstum, Chipherstellung und Verpackungstests umfassen.

Abbildung 4: Typische Herstellungsschritte für GaN-Leistungsgeräte

1. Designphase

GaN-Geräte werden in der Regel während der Entwurfsphase mithilfe von TCAD-Techniken (Technology Computer-Aided Design) simuliert und modelliert. Dabei werden der Aufbau und die Parameter des Geräts simuliert und analysiert.

2. Epitaxie-Wafer-Herstellungsprozess

GaN-Epitaxiewafer können auf Siliziumsubstraten, Siliziumkarbidsubstraten oder Saphirsubstraten gezüchtet werden. Aus Kosten- und Massenproduktionsgründen wird die Abscheidung jeder Schicht im epitaktischen Wafer typischerweise mit der MOCVD-Technik (Metal Organic Chemical Vapour Deposition) durchgeführt.

Abbildung 5: Herstellungsprozess eines GaN-Epitaxiewafers

3. Geräteherstellungsprozess

Der vereinfachte Prozessablauf für die Herstellung von GaN-HEMT-Bauelementen (High Electron Mobility Transistor) im Verarmungsmodus auf Saphirsubstraten ist in der folgenden Abbildung dargestellt. Der Prozessablauf für GaN-HEMT-Bauelemente auf Siliziumsubstraten ist ähnlich.

Der erste Schritt umfasst die Verwendung der ersten Maske für das plattformartige Isolationsätzen. Im zweiten Schritt wird die zweite Maske verwendet, um die Source- und Drain-Bereiche zu definieren. Der dritte Schritt umfasst die Abscheidung von Metall für Source und Drain. Der vierte Schritt umfasst die Glasabscheidung und das Glühen, um die Source- und Drain-Metallbereiche zu bilden. Im fünften Schritt wird die dritte Maske verwendet, um den Gate-Bereich zu definieren. Im sechsten Schritt erfolgt die Metallabscheidung für den Anguss. Der siebte Schritt umfasst das Abheben des Metalls, um das Tormetall zu erzeugen. Im achten Schritt wird Siliziumnitrid zur Passivierung und zum Schutz abgeschieden. Im neunten Schritt wird die vierte Maske verwendet, um die Kontakte für die Source- und Drain-Regionen zu definieren. Im zehnten Schritt wird die fünfte Maske verwendet, um die Feldplatte zu definieren. Der elfte Schritt beinhaltet das Abheben des Metalls zur Bildung der Feldplatte, und der zwölfte Schritt beinhaltet das Aufbringen einer zweiten Schicht Siliziumnitrid zur Passivierung.

Hinweis: Die genannten spezifischen Schritte und Maskennummern können je nach Gerätedesign und verwendetem Herstellungsprozess variieren.

Abbildung 6: Prozessablauf für die D-Mode-GaN-HEMT-Herstellung auf Saphirsubstrat

4. CP-Test

Bei CP-Tests werden hauptsächlich verschiedene Parameter sowohl in Raumtemperatur- als auch in Hochtemperaturumgebungen getestet, um defekte Chip-Chips auf dem Wafer zu identifizieren. Diese defekten Chips werden dann mit einem Farbstoff markiert und von weiteren Verpackungsprozessen ausgeschlossen.

Abbildung 7: CP-Test (Rot zeigt die Positionen defekter Chips an)

5. Verpackung

Abbildung 8: Vereinfachte Verpackungsschritte

Fortsetzung folgt...