3. Resumo das características básicas

Devido a diferenças estruturais, os dispositivos de energia GaN possuem características diferentes em comparação aos dispositivos baseados em silício.

(1) Tensão padrão: 650V

A tensão típica para dispositivos de energia GaN é 650V. Em muitas aplicações de fonte de alimentação, a entrada é conectada à rede elétrica de 220 Vca. Após a retificação, a tensão no capacitor do barramento atinge aproximadamente 400V DC. Além disso, existem picos de tensão e reflexão do lado secundário em certas aplicações de topologia. Portanto, 650 V tornou-se um requisito de tensão padrão.

(2) Sem quebra de avalanche

Dispositivos de energia GaN não sofrem quebra de avalanche. Uma vez que ocorre a ruptura, ela é permanente, semelhante à ruptura dielétrica em capacitores. Para um dispositivo de 650 V, se fosse um MOSFET de silício, a tensão de ruptura real normalmente fica em torno de 750 V (com uma margem de projeto de 10%). No entanto, os dispositivos GaN requerem uma margem de projeto de tensão de ruptura mais alta. Um dispositivo de 650 V precisa de uma tensão de ruptura de pelo menos 900 V (com margem de projeto >10%).

(3) Sem transistores GaN tipo p

Na tecnologia baseada em silício, existem NMOS (portador de elétrons) e PMOS (portador de lacunas), mas atualmente não existem HEMTs de GaN do tipo p. Portanto, o projeto de CIs analógicos/digitais é diferente do silício. As principais razões para a falta de transistores de GaN do tipo p são: primeiro, a implantação iônica e o recozimento de íons de magnésio em baixa temperatura são difíceis de serem alcançados em GaN; segundo, a mobilidade de lacunas do GaN é de apenas 30 cm²/Vs, muito menor do que a mobilidade de elétrons de 2 cm²/Vs.

(4) Tensão do portão: 7V

Devido ao processo GaN, a tensão máxima da porta para dispositivos de energia GaN é limitada a 7V, o que é incompatível com os ICs de driver de silício existentes.

Tecnologia de processo de dispositivo

Dispositivos de energia GaN, como chips à base de silício, passam por processos de fabricação semelhantes, que incluem principalmente design, crescimento de wafer epitaxial, fabricação de chips e testes de embalagem.

Figura 4: Etapas típicas de fabricação para dispositivos de energia GaN

1. Fase de projeto

Dispositivos GaN são normalmente simulados e modelados durante a fase de projeto usando técnicas TCAD (Technology Computer-Aided Design). Isto envolve simular e analisar a estrutura e os parâmetros do dispositivo.

2. Processo de fabricação de wafer epitaxial

Os wafers epitaxiais GaN podem ser cultivados em substratos de silício, substratos de carboneto de silício ou substratos de safira. Por considerações de custo e produção em massa, a deposição de cada camada no wafer epitaxial é normalmente realizada usando a técnica MOCVD (Metal Organic Chemical Vapor Deposition).

Figura 5: Processo de Fabricação de Wafer Epitaxial GaN

3. Processo de fabricação de dispositivos

O fluxo de processo simplificado para a fabricação de dispositivos GaN HEMT (High Electron Mobility Transistor) em modo de depleção em substratos de safira é mostrado na figura abaixo. O fluxo do processo para dispositivos GaN HEMT em substratos de silício é semelhante.

A primeira etapa envolve o uso da primeira máscara para gravação de isolamento do tipo plataforma. A segunda etapa utiliza a segunda máscara para definir as regiões de fonte e dreno. A terceira etapa envolve a deposição de metal para a fonte e dreno. A quarta etapa inclui deposição de vidro e recozimento para formar as regiões metálicas de origem e drenagem. A quinta etapa utiliza a terceira máscara para definir a região da porta. A sexta etapa envolve a deposição do metal para o portão. A sétima etapa envolve a remoção do metal para criar o metal do portão. A oitava etapa envolve a deposição de nitreto de silício para passivação e proteção. A nona etapa utiliza a quarta máscara para definir os contatos para as regiões de fonte e dreno. A décima etapa emprega a quinta máscara para definir a placa de campo. A décima primeira etapa envolve a remoção do metal para formar a placa de campo, e a décima segunda etapa envolve a deposição de uma segunda camada de nitreto de silício para passivação.

Nota: As etapas específicas e os números das máscaras mencionados podem variar dependendo do design do dispositivo e do processo de fabricação utilizado.

Figura 6: Fluxo de processo para fabricação de GaN HEMT em modo D em substrato de safira

4. Teste de CP

O teste de CP envolve principalmente o teste de vários parâmetros em ambientes de temperatura ambiente e de alta temperatura para identificar matrizes de chip defeituosas no wafer. Esses chips defeituosos são então marcados com um corante e excluídos de outros processos de embalagem.

Figura 7: Teste CP (vermelho indica a localização dos chips defeituosos)

5. Embalagem

Figura 8: Etapas simplificadas de embalagem

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