窒化ガリウム（GaN）デバイスの構造と製造プロセス

3. 基本特性のまとめ

構造の違いにより、GaN パワーデバイスはシリコンベースのデバイスとは異なる特性を持っています。

(1) 標準電圧: 650V

GaN パワーデバイスの標準電圧は 650V です。多くの電源アプリケーションでは、入力は 220V AC 主電源に接続されます。整流後、バス コンデンサの電圧は約 400V DC に達します。さらに、特定のトポロジ アプリケーションでは、電圧スパイクや二次側からの反射が発生します。したがって、650V が標準の電圧要件となっています。

(2) 雪崩現象がないこと

GaNパワーデバイスはアバランシェブレークダウン（雪崩降伏）を起こしません。一度ブレークダウンが発生すると、コンデンサの絶縁破壊と同様に、永久的な破壊となります。650Vデバイスの場合、シリコンMOSFETであれば、実際のブレークダウン電圧は通常約750V（設計マージン10%）です。しかし、GaNデバイスではより高いブレークダウン電圧設計マージンが必要です。650Vデバイスでは、少なくとも900V（設計マージン10%超）のブレークダウン電圧が必要です。

（3）p型GaNトランジスタなし

シリコンベースの技術にはNMOS（電子キャリア）とPMOS（正孔キャリア）がありますが、現在p型GaN HEMTは存在しません。そのため、アナログ/デジタルICの設計はシリコンとは異なります。p型GaNトランジスタが存在しない主な理由は、第一に、GaNではマグネシウムイオンのイオン注入と低温アニールが困難であること、第二に、GaNの正孔移動度がわずか30cm²/Vsであり、電子移動度の2cm²/Vsを大きく下回っていることです。

(4) ゲート電圧: 7V

GaN プロセスにより、GaN パワー デバイスの最大ゲート電圧は 7V に制限されており、これは既存のシリコン ドライバー IC と互換性がありません。

デバイスプロセス技術

GaN パワーデバイスは、シリコンベースのチップと同様、主に設計、エピタキシャルウェーハ成長、チップ製造、パッケージングテストなどの同様の製造プロセスを経ます。

図 4:GaN パワーデバイスの一般的な製造手順

1. 設計段階

GaN デバイスは通常、設計段階で TCAD (テクノロジ コンピュータ支援設計) 技術を使用してシミュレーションおよびモデル化されます。これには、デバイスの構造とパラメータのシミュレーションと分析が含まれます。

2. エピタキシャルウェーハの製造プロセス

GaN エピタキシャル ウェーハは、シリコン基板、炭化ケイ素基板、またはサファイア基板上に成長させることができます。コストと大量生産を考慮して、エピタキシャル ウェーハの各層の堆積は通常、MOCVD (有機金属化学気相成長) 技術を使用して実行されます。

図5：GaNエピタキシャルウエハの製造工程

3. デバイスの製造プロセス

下図は、サファイア基板上にデプレッション型GaN HEMT（高電子移動度トランジスタ）デバイスを製造するための簡略化されたプロセスフローを示しています。シリコン基板上のGaN HEMTデバイスの製造プロセスフローも同様です。

最初のステップでは、プラットフォーム型分離エッチングに最初のマスクを使用します。第２のステップでは、第２のマスクを利用してソース領域とドレイン領域を画定する。 3 番目のステップには、ソースとドレイン用の金属の堆積が含まれます。第 4 のステップには、ソースおよびドレイン金属領域を形成するためのガラスの堆積とアニーリングが含まれます。 5 番目のステップでは、3 番目のマスクを使用してゲート領域を定義します。 6 番目のステップには、ゲート用の金属の堆積が含まれます。 7 番目のステップでは、ゲート メタルを作成するためのメタル リフトオフが必要になります。 8 番目のステップでは、パッシベーションと保護のために窒化シリコンを堆積します。 9 番目のステップでは、4 番目のマスクを使用して、ソース領域とドレイン領域のコンタクトを定義します。 10 番目のステップでは、5 番目のマスクを使用してフィールド プレートを定義します。第 11 のステップでは、フィールド プレートを形成するための金属リフトオフが含まれ、第 12 のステップでは、パッシベーションのために窒化シリコンの第 2 層を堆積することが含まれます。

注: 記載されている特定の手順とマスク番号は、使用されるデバイス設計と製造プロセスによって異なる場合があります。

図 6: サファイア基板上での D モード GaN HEMT 製造のプロセス フロー

4.CPテスト

CP テストでは主に、ウェーハ上の欠陥のあるチップ ダイを特定するために、室温と高温環境の両方でさまざまなパラメータをテストします。これらの欠陥のあるチップは染料でマークされ、その後のパッケージング プロセスから除外されます。

図 7: CP テスト (赤色は欠陥のあるチップの位置を示します)

5。 パッケージング

図 8: 簡略化された梱包手順

つづく...