selectiviteit en kostenbeheersing in etsprocessen

De etsstappen voor nanosheet-FET's

De meest kritische etsstappen in het fabricageproces van nanolinten omvatten pseudo-poortetsen, anisotropisch pijleretsen, isotropisch spacer-etsen en kanaalvrijgavestap. Het contouretsen van afwisselende lagen silicium en SiGe is anisotroop en maakt gebruik van op fluor gebaseerde chemie. Het etsen van interne afstandhouders (inkepingen) en de stap van het vrijgeven van het kanaal zijn geoptimaliseerd om minimaal siliciumverlies in SiGe te bereiken.

De stap voor het vrijgeven van het kanaal is cruciaal. "Het vrijgeven van nanolinten vereist een hoge selectiviteit", zei Bézard. "De meeste nanolinten bestaan uit silicium, dan SiGe en weer silicium. Je hebt afwisselende lagen en je moet de ene laag verwijderen zonder de andere aan te passen." Sommige publicaties bespreken het uitvoeren van SiGe-etsen in meerdere stappen om de spanning te verminderen die door een enkele etsstap op de structuur wordt veroorzaakt.

De volgende stap in het proces is het vormen van zelfgerichte contacten. "Wat we hier proberen te doen is in wezen oxide etsen in plaats van nitride in contact te brengen of te verzonken. De huidige specificatie is bijvoorbeeld een uitsparing van 3 micrometer, maar mensen vragen om nul verlies", zei Bézard. "In dit geval gebruiken we niet eens het woord selectiviteit. We praten alleen over stoppen – en nul-stop."

3D NAND

Voor 3D NAND-flash is er, naarmate het aantal lagen blijft toenemen, behoefte aan meerdere gestapelde lagen om de verticale reeks gestapelde apparaten te vormen. Robert Clark stelt: "Bovendien is er, met de toename van het aantal lagen, een sterke drang om de woordlijnafstand of de verticale/Z-afstand van de lagen te schalen om de bitdichtheid verder te vergroten." Dit komt van senior leden van de technische staf en technologiedirecteuren van TEL. Vanuit een procesperspectief moeten ets- en depositieprocessen voortdurend worden verbeterd om tegemoet te komen aan de steeds kleinere kritische afmetingen en hogere aspectverhoudingen die nodig zijn voor opschaling.

Clark beschrijft de toekomstige veranderingen als volgt: "Als we kijken naar geavanceerde knooppunten voor meerlaagse ladingvangerapparaten, zal het ontwerpen van de gate-stack nodig zijn om kortere poortlengtes, meer energieniveaus per cel en een verbeterde programmeerefficiëntie te bereiken, mogelijk bereikt door de adoptie van materialen met een hoge k. Er kan ook behoefte zijn aan kanalen met een hogere geleidbaarheid ter vervanging van poly-Si-kanalen. "

Een van de meest kritische etsstappen in 3D NAND is het diep etsen van gaten van ongeveer 100 nm door een stapel van meer dan 200 lagen oxide en nitride, met een diepte tot 10 μm. Bézard van imec stelt dat deze etsstap bijzonder duur is.

"We hebben te maken met een fysiek fenomeen dat het differentiële laadeffect wordt genoemd", zegt hij. "In plasma's hebben we elektronen, ionen en neutrale soorten om de zaken te vereenvoudigen. Elektronen bewegen in alle richtingen, maar ionen versnellen verticaal naar het oppervlak. Dus onderaan het gat heb je positieve ladingen, en bovenaan, negatieve ladingen, waardoor een elektrisch veld ontstaat dat binnenkomende ionen probeert af te weren."

Als gevolg hiervan zijn hoge energieniveaus nodig om de sleuven volledig te etsen. Hij voegt eraan toe: "We werken aan het handhaven van een vermogensniveau van 30-50 kilowatt zonder vonken te genereren, dus de boorkop moet zeer goed gepolijst en vervaardigd zijn."

Diepetsen geeft ook aanleiding tot spanningen die moeten worden geminimaliseerd, vooral omdat daaropvolgende stappen bij de meerlaagse NAND-productie het dunner maken van de chips, nauwkeurige uitlijning en hybride binding met de volgende laag inhouden.

andere processen

Niet alle chipfabrikanten produceren geavanceerde chips waarvoor EUV-lithografie vereist is. Veel fabrieken breiden hun 193nm-lithografie- en etsprocessen uit.

Brian Wilbur, directeur Semiconductor Product Diversification bij Bruel Science Corporation, zegt: "We hebben onlangs een SOC-materiaal voor hoge temperaturen geïntroduceerd dat zijn patroonvormingsvermogen vergroot en hogere temperaturen kan weerstaan, of het nu wordt gebruikt als onderlaag voor CVD-lagen of als masker. ."

De BEOL (Back-End-of-Line) die wordt gebruikt voor de strakste metaallijnen zal naar verwachting een dramatische verschuiving ondergaan van dual-damasceen integratieschema's naar subtractieve afzetting en etsen voor andere verbindingen dan koper. In dit opzicht hebben renium en molybdeen de belangrijkste ontwikkelingen gekend. Ze hebben verschillende voordelen. Molybdeen is gevoeliger voor oxidatie tijdens het etsen, waardoor het beter compatibel is met dual-damasceenschema's en ook goedkoper in prijs. Rhenium is een edelmetaal en kent dus niet dezelfde corrosieproblemen, maar brengt wel veel hogere kosten met zich mee.

Apparaatstructuren worden ook minder tolerant ten aanzien van randplaatsingsfouten. Clark van TEL stelt dat er nieuwe benaderingen nodig zullen zijn om zelf-afstemming tussen lagen, maar ook tussen via's en interconnecties te bereiken. "De eerste implementaties kunnen bestaan uit begraven woordlijnen voor DRAM en metaallagen met kleine tussenruimte in MOL voor logica, waarbij hogere thermische stabiliteit en lagere weerstand of niet-lineaire metalen vereist zijn."

Ontwikkeling van de volgende generatie

Vooruitkijkend op de lange termijn zal de industrie idealiter overstappen op back-end-processen met lagere thermische budgetten (dichter bij 300°C in plaats van 400°C) om de integratie van apparaten in de back-end-verbindingslagen mogelijk te maken.

Clark van TEL verklaarde: "De industrie moet apparaten in meer lagen gaan bouwen. Het betekent dat we geheugen- en logische apparaten moeten bouwen binnen het back-end of line (BEOL) thermische budget."

Clark zei ook dat apparaten die zijn vervaardigd met behulp van halfgeleideroxide tot nu toe veelbelovend lijken, of het nu gaat om het integreren van geheugenapparaten in de logische BEOL-stroom of het bouwen van CMOS-arrays op opslagarrays in DRAM.

Een andere belangrijke verschuiving betreft de integratie van 2D-materialen, die onderzoeksinstellingen en toonaangevende chipfabrikanten zijn begonnen te testen. Er wordt aandacht besteed aan etsmaterialen zoals wolfraamdisulfide of molybdeendisulfide. Het ontwikkelen van productieprocessen voor wafels waarin deze dunne films, bestaande uit slechts één laag materiaal, worden geïntegreerd, brengt echter aanzienlijke uitdagingen met zich mee.

Duurzaamheid

Chipfabrikanten en materiaalleveranciers zijn op zoek naar alternatieve chemicaliën om de CO2-uitstoot te verminderen. Bij etsprocessen zijn gefluoreerde gassen met een hoog aardopwarmingsvermogen (GWP) de voornaamste boosdoener.

Bézard van imec verklaarde: "Het probleem met PFAS is dat de moleculen zeer stabiel zijn. Licht of chemische reacties in de atmosfeer zijn niet voldoende om het af te breken."

Hij zei dat veel alternatieve gasmengsels met een hoger zuurstofgehalte gemakkelijker te dissociëren zijn en lagere waarden voor het broeikaseffect hebben. Elke kandidaat moet echter gelijke of betere prestaties aantonen om in aanmerking te komen.

Maar duurzaamheid is niet alleen een specifieke uitdaging voor etsen of depositie. Van lithografie tot verpakking: het is een veelomvattende uitdaging voor de sector waarbij de impact van nieuwe materialen de gehele fabricage van apparaten zal beïnvloeden.