Seletividade e controle de custos em processos de corrosão

As etapas de gravação para FETs de nanofolhas

As etapas de gravação mais críticas no processo de fabricação de nanofitas incluem gravação de pseudo-gate, gravação de pilar anisotrópico, gravação de espaçador isotrópico e etapa de liberação de canal. A gravação de contorno de camadas alternadas de silício e SiGe é anisotrópica e emprega química à base de flúor. A gravação dos espaçadores internos (recortes) e a etapa de liberação do canal são otimizadas para obter perda mínima de silício no SiGe.

A etapa de liberação do canal é crucial. “A liberação de nanofitas requer alta seletividade”, disse Bézard. "A maioria das nanofitas consiste em silício, depois SiGe e silício novamente. Você tem camadas alternadas e precisa remover uma camada sem modificar a outra." Algumas publicações discutem a realização de gravação SiGe em múltiplas etapas para reduzir o estresse induzido na estrutura por uma única etapa de gravação.

A próxima etapa do processo é formar contatos autoalinhados. "Aqui, o que tentamos fazer é essencialmente gravar o óxido em vez de entrar em contato ou recuar o nitreto. Por exemplo, a especificação atual é um recesso de 3 micrômetros, mas as pessoas pedem perda zero", disse Bézard. “Nesse caso, nem usamos a palavra seletividade. Apenas falamos em parar – e parar zero.”

3D NAND

Para flash NAND 3D, à medida que o número de camadas continua a aumentar, há necessidade de adotar múltiplas camadas empilhadas para formar a sequência vertical de dispositivos empilhados. Robert Clark afirma: "Além disso, com o aumento das camadas, há um forte impulso para dimensionar o tamanho da linha das palavras ou o espaçamento vertical/Z das camadas, a fim de aumentar ainda mais a densidade de bits." Isto vem de membros seniores da equipe técnica e diretores de tecnologia da TEL. Do ponto de vista do processo, os processos de gravação e deposição precisam de melhorias constantes para acomodar as dimensões críticas cada vez menores e as proporções mais altas necessárias para o dimensionamento.

Clark descreve as mudanças futuras, dizendo: "Olhando para nós avançados para dispositivos de armadilha de carga multicamadas, será necessária a engenharia da pilha de portas para obter comprimentos de portas mais curtos, mais níveis de energia por célula e maior eficiência de programação, potencialmente alcançada através do adoção de materiais de alto k. Também pode haver necessidade de canais de maior condutividade para substituir canais de poli-Si."

Uma das etapas mais críticas de gravação em NAND 3D envolve a gravação profunda de furos de aproximadamente 100 nm através de uma pilha de mais de 200 camadas de óxido e nitreto, com profundidades de até 10 μm. Bézard, do imec, afirma que essa etapa de gravação é particularmente cara.

“Temos um fenômeno físico chamado efeito de carga diferencial”, diz ele. "Nos plasmas, temos elétrons, íons e espécies neutras para simplificar as coisas. Os elétrons se movem em todas as direções, mas os íons aceleram verticalmente em direção à superfície. Então, na parte inferior do buraco, você tem cargas positivas, e no topo, cargas negativas, criando um campo elétrico que tenta repelir os íons que chegam."

Como resultado, são necessários altos níveis de potência para gravar totalmente as trincheiras. Ele acrescenta: “Estamos trabalhando para manter níveis de potência de 30 a 50 quilowatts sem gerar arco, portanto o mandril deve ser muito bem polido e fabricado”.

A gravação profunda também dá origem a um estresse que precisa ser minimizado, especialmente porque as etapas subsequentes na fabricação de NAND multicamadas envolvem o afinamento dos chips, o alinhamento preciso e a ligação híbrida com a próxima camada.

Outros processos

Nem todos os fabricantes de chips produzem chips de última geração que exigem litografia EUV. Muitas fábricas estão expandindo seus processos de litografia e gravação de 193 nm.

Brian Wilbur, diretor de diversificação de produtos semicondutores da Bruel Science Corporation, afirma: "Introduzimos recentemente um material SOC de alta temperatura que amplia sua capacidade de padronização e pode suportar temperaturas mais altas, seja usado como camada inferior para camadas de CVD ou como máscara ."

Espera-se que o BEOL (Back-End-of-Line) usado para as linhas metálicas mais estreitas sofra uma mudança dramática de esquemas de integração dual-damasceno para deposição subtrativa e gravação para interconexões que não sejam de cobre. A este respeito, o rénio e o molibdénio registaram os desenvolvimentos mais significativos. Eles têm vantagens diferentes. O molibdênio é mais sujeito à oxidação durante a gravação, tornando-o mais compatível com esquemas de damasceno duplo e também mais barato no preço. O rênio é um metal precioso, por isso não apresenta os mesmos problemas de corrosão, mas tem custos muito mais elevados.

As estruturas dos dispositivos também estão se tornando menos tolerantes a erros de posicionamento de bordas. Clark, da TEL, afirma que serão necessárias novas abordagens para alcançar o autoalinhamento entre camadas, bem como entre vias e interconexões. "As primeiras implementações podem ser linhas de palavras enterradas para DRAM e camadas metálicas de pequeno espaçamento em MOL para lógica, onde são necessárias maior estabilidade térmica e menor resistividade ou metais não lineares."

Desenvolvimento de próxima geração

Olhando para o futuro a longo prazo, idealmente, a indústria fará a transição para processos back-end com orçamentos térmicos mais baixos (mais próximos de 300°C em vez de 400°C) para permitir a integração de dispositivos nas camadas de interconexão back-end.

Clark, da TEL, declarou: "A indústria precisa começar a construir dispositivos em mais camadas. Isso significa que precisamos construir dispositivos lógicos e de memória dentro do orçamento térmico de back-end of line (BEOL)."

Clark também mencionou que os dispositivos fabricados com óxido semicondutor parecem promissores até agora, seja integrando dispositivos de memória no fluxo lógico BEOL ou construindo matrizes CMOS em matrizes de armazenamento em DRAM.

Outra mudança significativa envolve a integração de materiais 2D, que instituições de pesquisa e principais fabricantes de chips começaram a testar. Consideração é dada a materiais de ataque como dissulfeto de tungstênio ou dissulfeto de molibdênio. No entanto, o desenvolvimento de processos de fabricação de wafers que integrem esses filmes finos, constituídos por apenas uma única camada de material, apresenta desafios significativos.

Sustentabilidade

Os fabricantes de chips e fornecedores de materiais estão buscando produtos químicos alternativos para reduzir as emissões de carbono. Nos processos de gravação, o principal culpado são os gases fluorados com alto potencial de aquecimento global (GWP).

Bézard, do imec, afirmou: "O problema com o PFAS é que suas moléculas são altamente estáveis. A luz ou as reações químicas na atmosfera não são suficientes para quebrá-lo."

Ele mencionou que muitas misturas alternativas de gases com maior teor de oxigênio são mais fáceis de dissociar e têm valores mais baixos de potencial de aquecimento global. No entanto, qualquer candidato deve demonstrar desempenho igual ou melhor para ser considerado.

Mas a sustentabilidade não é apenas um desafio específico para a gravação ou deposição. Da litografia à embalagem, é um desafio abrangente da indústria, onde o impacto de novos materiais afetará toda a fabricação do dispositivo.