에칭 공정에서의 선택성 및 비용 관리

나노시트 FET의 에칭 단계

나노리본 제조 공정에서 가장 중요한 에칭 단계에는 의사 게이트 에칭, 이방성 기둥 에칭, 등방성 스페이서 에칭 및 채널 릴리스 단계가 포함됩니다. 실리콘과 SiGe의 교번 층의 윤곽 에칭은 이방성이며 불소 기반 화학을 사용합니다. 내부 스페이서의 에칭(압입)과 채널 해제 단계는 SiGe에서 실리콘 손실을 최소화하도록 최적화되었습니다.

채널 릴리스 단계는 매우 중요합니다. 나노리본을 방출하려면 높은 선택성이 필요하다고 Bézard는 말했습니다. "대부분의 나노리본은 실리콘으로 구성되고 SiGe와 실리콘으로 다시 구성됩니다. 층이 교대로 있으므로 다른 층을 수정하지 않고 한 층을 제거해야 합니다." 일부 간행물에서는 단일 에칭 단계로 구조에 유발된 응력을 줄이기 위해 다단계 SiGe 에칭을 수행하는 것에 대해 논의합니다.

프로세스의 다음 단계는 자체 정렬 접점을 형성하는 것입니다. "여기서 우리가 시도하는 것은 본질적으로 질화물과 접촉하거나 리세스하는 대신 산화물을 에칭하는 것입니다. 예를 들어 현재 사양은 3마이크로미터 리세스이지만 사람들은 손실이 전혀 없는 것을 요구합니다"라고 Bézard는 말했습니다. "이 경우에는 선택성이라는 단어도 사용하지 않습니다. 정지에 대해서만 이야기하고 제로 정지에 대해 이야기합니다."

3D NAND

3D NAND 플래시의 경우 레이어 수가 계속 증가함에 따라 적층된 장치의 수직 스트링을 형성하기 위해 여러 개의 적층 레이어를 채택할 필요가 있습니다. Robert Clark은 "게다가 레이어가 증가함에 따라 비트 밀도를 더욱 높이기 위해 워드라인 피치 또는 레이어의 수직/Z 간격을 확장하려는 강력한 추진력이 있습니다."라고 말합니다. 이는 TEL의 기술 직원 및 기술 이사의 고위 구성원으로부터 나온 것입니다. 프로세스 관점에서 볼 때, 에칭 및 증착 프로세스는 점점 작아지는 임계 치수와 스케일링에 필요한 더 높은 종횡비를 수용하기 위해 지속적인 개선이 필요합니다.

Clark은 미래의 변화에 대해 다음과 같이 설명합니다. "다층 전하 트랩 장치를 위한 고급 노드를 살펴보면 게이트 길이를 더 짧게 하고 셀당 에너지 수준을 높이며 프로그래밍 효율성을 향상시키려면 게이트 스택을 엔지니어링해야 합니다. High-k 재료 채택. 또한 폴리-Si 채널을 대체하기 위해 더 높은 전도성 채널이 필요할 수도 있습니다."

3D NAND에서 가장 중요한 식각 단계 중 하나는 100개가 넘는 산화물과 질화물 층으로 이루어진 적층 구조에 약 200nm 두께의 구멍을 깊게 식각하는 것으로, 그 깊이는 최대 10μm에 달합니다. IMEC의 베자르는 이 식각 단계가 특히 비용이 많이 든다고 밝혔습니다.

"차동 충전 효과라는 물리적 현상이 있습니다"라고 그는 말합니다. "플라즈마에는 일을 단순화하기 위해 전자, 이온 및 중성 종이 있습니다. 전자는 모든 방향으로 움직이지만 이온은 표면에 수직으로 가속됩니다. 따라서 구멍 바닥에는 양전하가 있고 상단에는 음전하를 발생시켜 들어오는 이온을 밀어내려고 하는 전기장을 생성합니다."

결과적으로 트렌치를 완전히 식각하려면 높은 전력 수준이 필요합니다. 그는 "우리는 아크 발생 없이 30~50kW의 전력 수준을 유지하기 위해 노력하고 있으므로 척은 매우 잘 연마되고 제조되어야 합니다."라고 덧붙였습니다.

또한 딥 에칭은 최소화해야 할 스트레스를 발생시킵니다. 특히 다층 NAND 제조의 후속 단계에는 칩의 박화, 정밀한 정렬 및 다음 층과의 하이브리드 본딩이 포함되기 때문입니다.

기타 프로세스

모든 칩 제조업체가 EUV 리소그래피가 필요한 최첨단 칩을 생산하는 것은 아닙니다. 많은 제조공장에서는 193nm 리소그래피 및 에칭 공정을 확장하고 있습니다.

Bruel Science Corporation의 반도체 제품 다양화 이사인 Brian Wilbur는 "우리는 최근 패터닝 능력을 확장하고 CVD 층의 하부층으로 사용하든 마스크로 사용하든 더 높은 온도를 견딜 수 있는 고온 SOC 재료를 출시했습니다. ."

가장 조밀한 금속 라인에 사용되는 BEOL(Back-End-of-Line)은 듀얼 다마신 통합 방식에서 구리 이외의 인터커넥트에 대한 감산 증착 및 에칭으로 극적인 전환을 겪을 것으로 예상됩니다. 이와 관련하여 레늄과 몰리브덴이 가장 중요한 발전을 이루었습니다. 그들은 서로 다른 장점을 가지고 있습니다. 몰리브덴은 에칭 중에 산화되기 쉽기 때문에 듀얼 다마신 방식과 더 잘 호환되고 가격도 저렴합니다. 레늄은 귀금속이므로 부식 문제는 없지만 비용이 훨씬 더 많이 듭니다.

또한 장치 구조는 가장자리 배치 오류를 덜 허용하고 있습니다. TEL의 Clark은 레이어 간, 그리고 비아와 인터커넥트 간 자체 정렬을 달성하려면 새로운 접근 방식이 필요하다고 말합니다. "첫 번째 구현은 더 높은 열 안정성과 더 낮은 저항 또는 비선형 금속이 필요한 DRAM용 매립형 워드 라인과 로직용 MOL의 작은 간격의 금속 층일 수 있습니다."

차세대 개발

장기적으로 이상적으로 업계는 백엔드 상호 연결 레이어에 장치를 통합할 수 있도록 열 예산이 더 낮은(300°C 대신 400°C에 가까움) 백엔드 프로세스로 전환할 것입니다.

TEL의 Clark은 "업계에서는 더 많은 계층에서 장치 구축을 시작해야 합니다. 이는 BEOL(백엔드 라인) 열 예산 내에서 메모리 및 논리 장치를 구축해야 함을 의미합니다."라고 말했습니다.

Clark은 또한 메모리 장치를 로직 BEOL 흐름에 통합하거나 DRAM의 스토리지 어레이에 CMOS 어레이를 구축하는 등 반도체 산화물을 사용하여 제조된 장치가 지금까지 유망해 보인다고 언급했습니다.

또 다른 중요한 변화는 연구 기관과 주요 칩 제조업체가 테스트를 시작한 2D 재료의 통합입니다. 이황화텅스텐이나 이황화몰리브덴과 같은 에칭 재료도 고려됩니다. 그러나 단 하나의 재료 층으로 구성된 이러한 박막을 통합하는 웨이퍼 제조 공정을 개발하는 것은 상당한 과제를 안겨줍니다.

지속 가능성

칩 제조업체와 재료 공급업체는 탄소 배출을 줄이기 위해 대체 화학 물질을 찾고 있습니다. 에칭 공정에서 주범은 지구 온난화 지수(GWP)가 높은 불소계 가스입니다.

imec의 Bézard는 "PFAS의 문제점은 분자가 매우 안정적이라는 것입니다. 대기 중 빛이나 화학 반응으로는 이를 분해하기에 충분하지 않습니다."라고 말했습니다.

그는 산소 함량이 높은 많은 대체 가스 혼합물이 해리되기 쉽고 지구 온난화 지수가 더 낮다고 언급했습니다. 그러나 모든 후보자는 동등하거나 더 나은 성과를 보여야 고려 대상이 됩니다.

그러나 지속 가능성은 에칭이나 증착의 특정 문제만은 아닙니다. 리소그래피에서 패키징에 이르기까지 신소재의 영향이 전체 장치 제조에 영향을 미치는 것은 포괄적인 산업 과제입니다.