Selektivität und Kostenkontrolle bei Ätzprozessen

Die Ätzschritte für Nanoblatt-FETs

Zu den kritischsten Ätzschritten im Nanoband-Herstellungsprozess gehören das Pseudo-Gate-Ätzen, das anisotrope Säulenätzen, das isotrope Spacer-Ätzen und der Kanalfreigabeschritt. Das Konturätzen abwechselnder Silizium- und SiGe-Schichten ist anisotrop und nutzt eine fluorbasierte Chemie. Das Ätzen interner Abstandshalter (Einkerbungen) und der Kanalfreigabeschritt sind optimiert, um einen minimalen Siliziumverlust in SiGe zu erreichen.

Der Kanalfreigabeschritt ist entscheidend. „Die Freisetzung von Nanobändern erfordert eine hohe Selektivität“, sagte Bézard. „Die meisten Nanobänder bestehen aus Silizium, dann aus SiGe und wieder aus Silizium. Man hat abwechselnde Schichten und man muss eine Schicht entfernen, ohne die andere zu verändern.“ In einigen Veröffentlichungen wird die Durchführung eines mehrstufigen SiGe-Ätzens diskutiert, um die durch einen einzigen Ätzschritt auf die Struktur induzierte Spannung zu reduzieren.

Der nächste Schritt im Prozess ist die Bildung selbstausrichtender Kontakte. „Hier versuchen wir im Wesentlichen, Oxid zu ätzen, anstatt Nitrid zu kontaktieren oder zu vertiefen. Die aktuelle Spezifikation ist beispielsweise eine 3-Mikrometer-Vertiefung, aber die Leute verlangen Nullverlust“, sagte Bézard. „In diesem Fall verwenden wir nicht einmal das Wort Selektivität. Wir sprechen nur von Stoppen – und von Null-Stopp.“

3D NAND

Da bei 3D-NAND-Flash die Anzahl der Schichten weiter zunimmt, besteht die Notwendigkeit, mehrere gestapelte Schichten zu verwenden, um die vertikale Reihe gestapelter Geräte zu bilden. Robert Clark erklärt: „Darüber hinaus besteht mit der Zunahme der Schichten ein starker Drang, den Wortleitungsabstand oder den vertikalen/Z-Abstand der Schichten zu skalieren, um die Bitdichte weiter zu erhöhen.“ Dies kommt von hochrangigen Mitgliedern des technischen Personals und Technologiedirektoren von TEL. Aus prozesstechnischer Sicht müssen Ätz- und Abscheidungsprozesse ständig verbessert werden, um den immer kleineren kritischen Abmessungen und höheren Aspektverhältnissen gerecht zu werden, die für die Skalierung erforderlich sind.

Clark beschreibt die zukünftigen Änderungen mit den Worten: „Wenn man sich fortschrittliche Knoten für mehrschichtige Ladungsfallenvorrichtungen ansieht, wird die Entwicklung des Gate-Stacks erforderlich sein, um kürzere Gate-Längen, mehr Energieniveaus pro Zelle und eine verbesserte Programmiereffizienz zu erreichen, die möglicherweise durch erreicht wird.“ Einführung von High-k-Materialien Es besteht möglicherweise auch Bedarf an Kanälen mit höherer Leitfähigkeit, um Poly-Si-Kanäle zu ersetzen.

Einer der kritischsten Ätzschritte bei 3D-NAND ist das Ätzen von etwa 100 nm großen Löchern durch einen Stapel aus über 200 Oxid- und Nitridschichten mit Tiefen von bis zu 10 μm. Bézard von imec gibt an, dass dieser Ätzschritt besonders teuer ist.

„Wir haben ein physikalisches Phänomen namens Differential-Charging-Effekt“, sagt er. „In Plasmen haben wir der Einfachheit halber Elektronen, Ionen und neutrale Spezies. Elektronen bewegen sich in alle Richtungen, aber Ionen beschleunigen vertikal zur Oberfläche. Am Boden des Lochs befinden sich also positive Ladungen und an der Oberseite negative Ladungen erzeugen ein elektrisches Feld, das einfallende Ionen abzustoßen versucht.“

Daher sind hohe Leistungspegel erforderlich, um die Gräben vollständig zu ätzen. Er fügt hinzu: „Wir arbeiten daran, eine Leistung von 30 bis 50 Kilowatt aufrechtzuerhalten, ohne dass Lichtbögen entstehen, daher muss das Spannfutter sehr gut poliert und gefertigt sein.“

Durch das Tiefenätzen entstehen auch Spannungen, die es zu minimieren gilt, insbesondere da die nachfolgenden Schritte bei der mehrschichtigen NAND-Herstellung das Ausdünnen der Chips, die präzise Ausrichtung und das Hybridbonden mit der nächsten Schicht umfassen.

Andere Prozesse

Nicht alle Chiphersteller produzieren hochmoderne Chips, die EUV-Lithographie erfordern. Viele Fabriken erweitern ihre 193-nm-Lithographie- und Ätzprozesse.

Brian Wilbur, Director of Semiconductor Product Diversification bei Bruel Science Corporation, erklärt: „Wir haben kürzlich ein Hochtemperatur-SOC-Material eingeführt, das seine Strukturierungsfähigkeit erweitert und höheren Temperaturen standhalten kann, sei es als Unterschicht für CVD-Schichten oder als Maske.“ ."

Das BEOL (Back-End-of-Line), das für die engsten Metallleitungen verwendet wird, wird voraussichtlich einen dramatischen Wandel von Dual-Damascene-Integrationsschemata hin zu subtraktiver Abscheidung und Ätzung für andere Verbindungen als Kupfer durchlaufen. In dieser Hinsicht haben Rhenium und Molybdän die bedeutendsten Entwicklungen erlebt. Sie haben unterschiedliche Vorteile. Molybdän ist beim Ätzen anfälliger für Oxidation, wodurch es besser mit Dual-Damascene-Systemen kompatibel ist und auch im Preis günstiger ist. Rhenium ist ein Edelmetall und weist daher nicht die gleichen Korrosionsprobleme auf, ist aber mit wesentlich höheren Kosten verbunden.

Gerätestrukturen sind auch weniger tolerant gegenüber Kantenplatzierungsfehlern. Clark von TEL gibt an, dass neue Ansätze erforderlich sind, um eine Selbstausrichtung zwischen Schichten sowie zwischen Durchkontaktierungen und Verbindungen zu erreichen. „Die ersten Implementierungen könnten vergrabene Wortleitungen für DRAM und Metallschichten mit kleinem Abstand in MOL für Logik sein, wo eine höhere thermische Stabilität und ein geringerer spezifischer Widerstand oder nichtlineare Metalle erforderlich sind.“

Entwicklung der nächsten Generation

Langfristig gesehen wird die Branche im Idealfall auf Back-End-Prozesse mit niedrigeren Wärmebudgets (näher an 300 °C statt 400 °C) umsteigen, um die Integration von Geräten in die Back-End-Verbindungsschichten zu ermöglichen.

Clark von TEL erklärte: „Die Industrie muss damit beginnen, Geräte in mehr Schichten zu bauen. Das bedeutet, dass wir Speicher- und Logikgeräte innerhalb des Back-End-of-Line-(BEOL)-Wärmebudgets bauen müssen.“

Clark erwähnte auch, dass mit Halbleiteroxid hergestellte Geräte bislang vielversprechend erscheinen, sei es die Integration von Speichergeräten in den logischen BEOL-Fluss oder der Aufbau von CMOS-Arrays auf Speicherarrays im DRAM.

Ein weiterer bedeutender Wandel betrifft die Integration von 2D-Materialien, mit deren Erprobung Forschungseinrichtungen und führende Chiphersteller begonnen haben. In Betracht gezogen werden Ätzmaterialien wie Wolframdisulfid oder Molybdändisulfid. Die Entwicklung von Wafer-Herstellungsprozessen, die diese dünnen Filme, die nur aus einer einzigen Materialschicht bestehen, integrieren, stellt jedoch erhebliche Herausforderungen dar.

Sustainability

Chiphersteller und Materiallieferanten suchen nach alternativen Chemikalien, um den Kohlenstoffausstoß zu reduzieren. Bei Ätzprozessen sind fluorierte Gase mit hohem Treibhauspotenzial (GWP) der Hauptverursacher.

Bézard vom imec erklärte: „Das Problem bei PFAS besteht darin, dass seine Moleküle sehr stabil sind. Licht oder chemische Reaktionen in der Atmosphäre reichen nicht aus, um es abzubauen.“

Er erwähnte, dass viele alternative Gasmischungen mit höherem Sauerstoffgehalt leichter zu dissoziieren seien und niedrigere Werte für das Treibhauspotenzial hätten. Allerdings muss jeder Kandidat eine gleichwertige oder bessere Leistung vorweisen, um berücksichtigt zu werden.

Aber Nachhaltigkeit ist nicht nur eine besondere Herausforderung für das Ätzen oder Abscheiden. Von der Lithographie bis zur Verpackung handelt es sich um eine umfassende Branchenherausforderung, bei der sich die Auswirkungen neuer Materialien auf die gesamte Geräteherstellung auswirken werden.