Selettività e controllo dei costi nei processi di incisione

Le fasi di attacco per FET in nanosheet

Le fasi di attacco più critiche nel processo di fabbricazione del nanoribbon includono l'attacco dello pseudo-gate, l'attacco anisotropico del pilastro, l'attacco isotropico del distanziatore e la fase di rilascio del canale. L'attacco del contorno di strati alternati di silicio e SiGe è anisotropo e impiega una chimica a base di fluoro. L'attacco degli spaziatori interni (rientranze) e la fase di rilascio del canale sono ottimizzati per ottenere una perdita minima di silicio nel SiGe.

La fase di rilascio del canale è cruciale. "Il rilascio dei nanonastri richiede un'elevata selettività", ha affermato Bézard. "La maggior parte dei nanonastri sono costituiti da silicio, poi da SiGe e ancora da silicio. Ci sono strati alternati ed è necessario rimuovere uno strato senza modificare l'altro." Alcune pubblicazioni discutono dell'esecuzione di un attacco SiGe in più fasi per ridurre lo stress indotto sulla struttura da un singolo passaggio di attacco.

Il passo successivo nel processo è la formazione di contatti autoallineati. "Qui, quello che cerchiamo di fare è essenzialmente incidere l'ossido invece di contattare o incassare il nitruro. Ad esempio, la specifica attuale è una rientranza di 3 micrometri, ma la gente chiede una perdita zero", ha detto Bézard. "In questo caso, non usiamo nemmeno la parola selettività. Parliamo solo di arresto e zero stop."

3D NAND

Per il flash NAND 3D, poiché il numero di strati continua ad aumentare, è necessario adottare più strati impilati per formare la stringa verticale di dispositivi impilati. Robert Clark afferma: "Inoltre, con l'aumento degli strati, c'è una forte spinta a ridimensionare l'altezza della linea di parola o la spaziatura verticale/Z degli strati al fine di aumentare ulteriormente la densità di bit". Questo proviene da membri senior dello staff tecnico e dai direttori tecnologici di TEL. Dal punto di vista del processo, i processi di incisione e deposizione necessitano di un miglioramento costante per soddisfare le dimensioni critiche sempre più piccole e i rapporti d’aspetto più elevati richiesti per il ridimensionamento.

Clark descrive i cambiamenti futuri, dicendo: "Guardando i nodi avanzati per i dispositivi di trappola di carica multistrato, sarà necessario progettare il gate-stack per ottenere lunghezze di gate più brevi, più livelli di energia per cella e una migliore efficienza di programmazione, potenzialmente ottenuta attraverso il adozione di materiali ad alto contenuto di k. Potrebbe anche essere necessario disporre di canali a conduttività più elevata per sostituire i canali poli-Si."

Una delle fasi di incisione più critiche nella NAND 3D prevede l'incisione profonda di fori di circa 100 nm attraverso una pila di oltre 200 strati di ossido e nitruro, con profondità che raggiungono i 10 μm. Bézard di imec afferma che questa fase di incisione è particolarmente costosa.

"Abbiamo un fenomeno fisico chiamato effetto di carica differenziale", afferma. "Nei plasmi abbiamo elettroni, ioni e specie neutre per semplificare le cose. Gli elettroni si muovono in tutte le direzioni, ma gli ioni accelerano verticalmente verso la superficie. Quindi, nella parte inferiore del buco, ci sono cariche positive, e nella parte superiore, cariche negative, creando un campo elettrico che cerca di respingere gli ioni in arrivo."

Di conseguenza, sono necessari livelli di potenza elevati per incidere completamente le trincee. Aggiunge: "Stiamo lavorando per mantenere livelli di potenza di 30-50 kilowatt senza generare archi elettrici, quindi il mandrino deve essere lucidato e prodotto molto bene".

L'incisione profonda genera anche stress che deve essere ridotto al minimo, soprattutto perché le fasi successive nella produzione NAND multistrato comportano l'assottigliamento dei chip, l'allineamento preciso e il collegamento ibrido con lo strato successivo.

Altri processi

Non tutti i produttori di chip producono chip all’avanguardia che richiedono la litografia EUV. Molte fabbriche stanno espandendo i propri processi di litografia e incisione a 193 nm.

Brian Wilbur, direttore della diversificazione dei prodotti semiconduttori presso Bruel Science Corporation, afferma: "Abbiamo recentemente introdotto un materiale SOC ad alta temperatura che estende la sua capacità di modellazione e può resistere a temperature più elevate, sia utilizzato come sottostrato per strati CVD o come maschera ."

Si prevede che il BEOL (Back-End-of-Line) utilizzato per le linee metalliche più strette subirà un drammatico passaggio dagli schemi di integrazione a doppio damasco alla deposizione sottrattiva e all'attacco per interconnessioni diverse dal rame. A questo proposito, il renio e il molibdeno hanno visto gli sviluppi più significativi. Hanno diversi vantaggi. Il molibdeno è più incline all'ossidazione durante l'incisione, rendendolo più compatibile con gli schemi a doppio damasco e anche più economico nel prezzo. Il renio è un metallo prezioso, quindi non presenta gli stessi problemi di corrosione, ma ha costi molto più elevati.

Anche le strutture dei dispositivi stanno diventando meno tolleranti verso gli errori di posizionamento dei bordi. Clark di TEL afferma che saranno necessari nuovi approcci per ottenere l'autoallineamento tra gli strati, nonché tra i via e le interconnessioni. "Le prime implementazioni potrebbero essere linee di parola sepolte per DRAM e strati metallici a spaziatura ridotta in MOL per la logica, dove sono richieste maggiore stabilità termica e minore resistività o metalli non lineari."

Sviluppo di prossima generazione

Guardando al lungo termine, idealmente, il settore passerà a processi back-end con budget termici inferiori (più vicini a 300°C anziché 400°C) per consentire l’integrazione dei dispositivi negli strati di interconnessione back-end.

Clark di TEL ha dichiarato: "L'industria ha bisogno di iniziare a costruire dispositivi su più livelli. Ciò significa che dobbiamo costruire memoria e dispositivi logici entro il budget termico back-end of line (BEOL)".

Clark ha anche affermato che i dispositivi fabbricati utilizzando l'ossido di semiconduttore sembrano finora promettenti, sia che si tratti di integrare dispositivi di memoria nel flusso logico BEOL o di costruire array CMOS su array di archiviazione nella DRAM.

Un altro cambiamento significativo riguarda l’integrazione dei materiali 2D, che gli istituti di ricerca e i principali produttori di chip hanno iniziato a testare. Vengono presi in considerazione materiali di attacco come il bisolfuro di tungsteno o il bisolfuro di molibdeno. Tuttavia, lo sviluppo di processi di produzione di wafer che integrino questi film sottili, costituiti da un solo strato di materiale, pone sfide significative.

Sustainability

I produttori di chip e i fornitori di materiali sono alla ricerca di sostanze chimiche alternative per ridurre le emissioni di carbonio. Nei processi di incisione, i principali colpevoli sono i gas fluorurati con un elevato potenziale di riscaldamento globale (GWP).

Bézard dell'imec ha dichiarato: "Il problema con il PFAS è che le sue molecole sono altamente stabili. La luce o le reazioni chimiche nell'atmosfera non sono sufficienti per scomporlo".

Ha affermato che molte miscele di gas alternative con un contenuto di ossigeno più elevato sono più facili da dissociare e hanno valori di potenziale di riscaldamento globale inferiori. Tuttavia, qualsiasi candidato deve dimostrare prestazioni uguali o migliori per essere considerato.

Ma la sostenibilità non è solo una sfida specifica per l’incisione o la deposizione. Dalla litografia all'imballaggio, si tratta di una sfida industriale completa in cui l'impatto dei nuovi materiali influenzerà l'intera fabbricazione del dispositivo.