Bagaimanakah kita boleh menghasilkan cip 5nm tanpa mesin litografi EUV?

Laman Utama Berita Asas Elektronik Bagaimanakah kita boleh menghasilkan cip 5nm tanpa mesin litografi EUV?

2024-07-01 3140

Memang benar bahawa mesin litografi ultraungu (DUV) dalam, yang telah wujud selama lebih 20 tahun, masih digunakan dan semakin maju. Menggunakan litografi DUV rendaman yang digabungkan dengan teknik berbilang corak menjadikannya boleh dilaksanakan sepenuhnya untuk menghasilkan cip 5nm, malah berpotensi 3nm di bawah senario kos tanpa objek yang melampau.

Walaupun secara teorinya boleh dilaksanakan dan sebahagiannya disahkan oleh beberapa fab pada nod 7nm, pendekatan ini memerlukan beberapa keadaan kritikal untuk diselaraskan secara serentak. Antaranya yang penting ialah "ketepatan tindanan" dalam penjajaran berbilang corak—penjajaran tepat antara berbilang pendedahan.

Selain itu, banyak teknik proses lain turut dimainkan, seperti topeng anjakan fasa, pembetulan jarak optik berasaskan model, teknik goresan seperti corak empat kali ganda sejajar sendiri, dan juga teknologi litografi pemasangan sendiri terarah yang muncul. Pendekatan ini menawarkan kemungkinan untuk menghasilkan cip 5nm tanpa bergantung semata-mata pada litografi resolusi lebih tinggi.

Sudah tentu, penggunaan kaedah sedemikian memerlukan kos yang tinggi, jadi fabrik semikonduktor biasanya mengelak daripada menggunakan langkah ekstrem sedemikian untuk menghasilkan cip proses lanjutan secara besar-besaran. Lagipun, penyelesaian arus perdana lazimnya dipilih berdasarkan persaingan pasaran, memastikan hanya kaedah pembuatan yang paling berdaya maju secara komersial bertahan.

Mari kita mulakan dengan beberapa pengetahuan asas, tetapi jangan ragu untuk melangkau bahagian ini jika anda sudah mempunyai pemahaman yang sistematik tentang nod proses.

Adakah 5nm hanya permainan kata-kata?

Untuk memahami sama ada litografi rendaman digabungkan dengan corak berbilang boleh mencapai 5nm, pertama sekali kita memerlukan kejelasan tentang maksud "5nm". Baru-baru ini, terdapat perdebatan baharu mengenai topik ini, dengan dakwaan bahawa ASML telah mendedahkan strategi fabrik semikonduktor.

Sebelum mendalami topik lebar garisan, adalah penting untuk memahami peranan transistor dan kepentingan lebar garisan dalam konteks ini.

Transistor menggunakan get untuk mengawal pengaliran dan pemotongan litar: pengaliran mewakili '1', manakala pemotongan mewakili '0', membolehkan pengiraan binari. Panjang get (atau panjang saluran) secara langsung memberi kesan kepada kepantasan arus boleh mengalir antara punca dan longkang transistor. Panjang get yang lebih kecil meningkatkan prestasi transistor, membolehkan aliran arus yang lebih pantas dan dengan itu prestasi cip yang lebih kuat.

Rajah 1: Gambar rajah skema struktur satah MOSFET (Transistor Kesan Medan Metal-Oxide-Semiconduktor).

Pada masa lalu, panjang get transistor ditakrifkan sebagai lebar garisan, sejajar dengan nama nod proses, di mana litografi, pemendapan, etsa dan resapan merupakan proses utama untuk mengurangkan lebar garisan.

Dengan kemunculan struktur transistor tiga dimensi seperti FinFET dan Nanosheets, industri semikonduktor telah mengalihkan tumpuan kepada menekankan prestasi yang setara. Walaupun dilabelkan sebagai 14nm, teknologi ini mempunyai panjang gerbang yang jauh melebihi 14nm. Sebagai contoh, proses 14nm Intel mempunyai panjang get 24nm, manakala proses 7nm TSMC mempunyai panjang get 22nm.

Sebaliknya, lebar talian sahaja tidak berfungsi sebagai parameter ciri untuk mengukur ketumpatan transistor. Ini kerana walaupun dengan lebar garisan yang kecil, jika jarak antara get adalah besar, bilangan transistor yang boleh ditampung bagi setiap unit luas tetap terhad. Untuk menggambarkan pengecilan komponen dengan tepat, satu lagi metrik penting akan dimainkan—nada, seperti yang digambarkan dalam rajah di bawah. Sebagai contoh, di mana sebelum ini 9 transistor muat dalam satu unit kawasan, mengurangkan pic membolehkan untuk menampung 10 transistor.

Rajah 2: Hubungan antara lebar garisan/panjang get, pic dan separuh pic.

Pada tahun 1990-an, sebelum 0.35μm, nod proses, separuh nada (separuh nada), dan panjang get semuanya diselaraskan. Walau bagaimanapun, kecapahan antara separuh pic, panjang get, dan nod muncul selepas itu. Hubungan dan evolusi nod, separuh nada, dan panjang get boleh diperhatikan dengan jelas daripada carta berikut.

Jadual 1: Surat-menyurat nod proses, separuh nada dan panjang get merentas tahun yang berbeza, unit: nm

Berbalik kepada topik awal, apabila kita bercakap tentang 5nm, kita sebenarnya merujuk kepada nod prosesnya dan bukannya lebar garis sebenar.

Ramai orang suka mengatakan bahawa nilai nanometer yang dituntut oleh pelbagai gergasi semikonduktor hari ini hanyalah istilah pemasaran. Tegasnya, ini telah berlaku untuk semua nod proses dua puluh tahun yang lalu. Sepuluh tahun yang lalu, apabila industri memasuki era struktur tiga dimensi FinFET 14nm, ia benar-benar memecahkan perkaitan antara nod, padang, panjang pintu dan lebar garisan.

Tanpa piawaian yang seragam, syarikat-syarikat secara semula jadi menggunakan istilah ini untuk bermain-main dengan konsep. Samsung mempelopori nod 14nmnya, mendorong TSMC untuk segera mengikutinya, walaupun mereka secara konservatif melabelkannya sebagai 16nm. Hanya Intel, yang mengisytiharkan diri sebagai pengikut teguh Hukum Moore, dengan degil berpegang teguh pada konvensyen penamaan tradisional untuk lebar talian sehingga 2021 apabila mereka akhirnya menyemak semula penamaan nod mereka agar sejajar dengan pesaing.

Tetapi adakah terdapat masalah dengan ini? Malah, tidak ada masalah sama sekali.

Transistor telah lama beralih daripada struktur planar kepada tiga dimensi. Jika kita menterjemah konsep lebar talian kepada ketumpatan transistor (MTr/mm2, bermakna juta transistor setiap milimeter persegi), kita dapati Hukum Moore tidak hilang; ia terus beroperasi dalam bentuk yang berbeza—ketumpatan transistor per unit luas telah meningkat secara konsisten. Undang-undang Moore pada asalnya menyatakan bahawa "bilangan transistor setiap cip berganda setiap 18 bulan."

Pertempuran Ketumpatan Transistor dalam Industri Semikonduktor

Pelbagai dimensi ciri transistor adalah pelbagai dan kompleks, dengan setiap pengeluar mempunyai definisi reka bentuk yang berbeza. Akibatnya, produk daripada pengeluar berbeza menggunakan teknologi proses yang sama mungkin tidak dapat dibandingkan sepenuhnya.

Pada masa ini, satu-satunya cara intuitif untuk membandingkan perbezaan dalam proses pembuatan adalah dengan kembali kepada intipati Hukum Moore dan membandingkan ketumpatan transistor—iaitu bilangan transistor per unit luas.

Jadual 2: Ketumpatan Transistor setiap Milimeter Persegi pada Pelbagai Nod untuk Foundri Wafer Utama, Data Separa Bersumberkan Pihak Ketiga

Menurut data dalam jadual, pada nod 14nm, Intel, TSMC, dan Samsung mencapai kira-kira 0.3 bilion transistor setiap milimeter persegi.

Bermula dari 10nm, Intel menjenamakan semula 14nm+++nya kepada Intel 10, memastikan nama dikemas kini tetapi mengurangkan ketumpatan transistor kepada yang paling rendah dalam kalangan pesaing. Samsung mengoptimumkan 10nm mereka kepada nod 8nm, hampir menyamai tahap TSMC.

Dalam 2018, TSMC mempelopori pengeluaran 7nm menggunakan litografi rendaman (1980Ci) dan corak quad. Samsung membalas setahun kemudian dengan litografi EUV tetapi menghadapi masalah hasil disebabkan ketidakbiasaan, menyebabkan mereka meninggalkan cip Orion mereka untuk telefon Samsung, sebaliknya memilih untuk menggunakan cip Qualcomm pada kos 30% lebih rendah daripada TSMC, mengekalkan Qualcomm sebagai pelanggan utama. Sementara itu, Intel masih memerah prestasi daripada 14nm+++, manakala TSMC mendominasi dengan 7nm.

Evolusi 7nm TSMC daripada N7, N7P berasaskan DUV kepada N7+ dan N6 berasaskan EUV mencapai ketumpatan transistor meningkat daripada 0.91 kepada 1.16 bilion. Samsung mencapai 0.95 bilion, manakala Intel hanya mencapai 1 bilion ketumpatan transistor pada tahun 2020.

Pada tahun 2020, Samsung mengumumkan pengeluaran 5nm dengan peningkatan kecil dalam ketumpatan transistor daripada 0.95 bilion kepada 1.27 bilion, dan versi 4nm dipertingkatkan mereka mencapai 1.37 bilion transistor, kurang daripada 5nm awal TSMC pada 1.5 bilion dan N4P yang bertambah baik pada 1.8 bilion, yang merupakan peningkatan besar daripada 7nm. Samsung menghadapi cabaran yang sama pada nod 3nm.

Pada tahun 2021, Intel menamakan semula nod mereka: 10nm menjadi Intel 7, 7nm menjadi Intel 4, dan nod selanjutnya telah diperhalusi kepada Intel 3, Intel 20A dan Intel 18A. Pelan hala tuju Ketua Pegawai Eksekutif Pat Gelsinger menyasarkan untuk menakluki tiga nod dalam tempoh lima tahun, walaupun Intel 7 telah memanfaatkan 10nm mereka, dan Intel 4 dan Intel 3 mewakili versi halus dari nod yang sama.

Berdasarkan pemahaman semasa, kemajuan Intel dengan Intel 18A mungkin ditangguhkan sehingga sekurang-kurangnya 2026, manakala 2nm gen pertama TSMC boleh memulakan pengeluaran menjelang akhir 2025. Cip A19 Apple pada awal 2025 mungkin akan bergantung pada kadar hasil 2nm TSMC, berikutan pengeluaran awal mereka bagi 3nm A17 gen pertama dengan peningkatan kecil. Terutamanya, kepadatan N4P dan N3B di TSMC masing-masing adalah 1.8 bilion dan 1.9 bilion, dengan peningkatan yang sederhana.

Apple mungkin akan mengubah strategi tahun ini, sekali gus mendorong TSMC untuk meneroka lebih mendalam potensi 3nm. A18, yang menggunakan N3P, menandakan peningkatan ketumpatan daripada 1.9 bilion kepada 2.8 bilion transistor berbanding A17, masih 3nm, dengan ketumpatan pesaing di bawah 1.8 bilion dan hasil yang rendah dalam kelompok kecil.

Trend yang perlu diberi perhatian ialah lanjutan Undang-undang Moore daripada 18 kepada 24 bulan, perlahan kepada 30 bulan selepas 7nm, dengan pengeluaran 7nm pada 2018, 5nm pada 2020, 3nm pada 2023, dan menjangkakan 2nm pada 2025, berkembang kira-kira setiap dua hingga tiga tahun . Dari segi teknologi, 1.4nm boleh mengekalkan kadar ini, tetapi melebihi 1nm, kemajuan nod mungkin berpanjangan hingga lebih 40 bulan, memberi kesan kepada kiraan transistor secara positif sambil mengecilkan lebar talian.

Dalam tempoh 20 tahun akan datang, jumlah transistor cip akan meneruskan pertumbuhan pesat, berpotensi melepasi unjuran Undang-undang Moore asal pada kuasa cip tunggal, yang dicontohkan oleh ramalan TSMC tentang trilion transistor pada GPU dalam dekad akan datang. Kemajuan masa hadapan tidak akan bergantung semata-mata pada peningkatan proses tetapi juga pada struktur 3D yang dioptimumkan, bahan 2D baharu dan teknik pembungkusan lanjutan, secara berterusan meningkatkan pengiraan transistor dengan berkesan.

Kadar pengeluaran dan hasil besar-besaran telah menjadi kawasan kelabu.

Jadual 3: Fab wafer utama mempunyai garis masa pengeluaran antara 32/28nm dan 14nm mengikut peta jalan teknologi, dengan nod tambahan pada 22nm.

Pada masa lalu, menjadi yang pertama menghasilkan pengeluaran besar-besaran adalah kelebihan kritikal dalam persaingan sengit antara Intel, Samsung dan TSMC. Sesiapa yang boleh mencapai pengeluaran besar-besaran terlebih dahulu memperoleh kelebihan yang ketara.

Walau bagaimanapun, hari ini, terdapat perbezaan yang besar dalam cara setiap syarikat mentakrifkan nod proses mereka. Sebagai contoh, walaupun semua mendakwa berada pada 5nm, ketumpatan transistor boleh berbeza-beza secara drastik. Dari perspektif ini, Intel menimbulkan sedikit ancaman kepada TSMC, manakala Samsung sebahagian besarnya telah terkeluar daripada perlumbaan kompetitif.

Strategi Samsung termasuk memanipulasi kadar hasil. Apa yang membentuk hasil yang layak pengeluaran pada nod baharu ialah aspek yang paling tidak jelas. Mengikut pendekatan TSMC, pengeluaran sebenar ialah apabila pelanggan luar membuat pesanan dan berjaya menerima produk mereka pada tahap hasil semasa—konsep yang dikenali sebagai pengeluaran komersial.

Di Samsung, pelanggan awal untuk setiap nod baharu lazimnya adalah dalaman, dengan pengeluaran berisiko bermula pada peringkat hasil rendah sambil mengumumkan pengeluaran besar-besaran secara terbuka.

Mengumumkan pengeluaran besar-besaran berdasarkan kadar hasil satu digit semasa pembangunan adalah semata-mata promosi dan tidak mempunyai kepentingan substantif. Dalam kes di mana kadar hasil tidak mencukupi, pelanggan biasanya menanggung kos wafer yang rosak. Memandangkan kepadatan yang sama, pelanggan lebih suka membuat pesanan dengan fab yang menawarkan kadar hasil tertinggi. Dalam situasi di mana kedua-dua kepadatan dan kadar hasil ketinggalan, hanya pengurangan yuran kontrak boleh menarik pelanggan sporadis, namun pendekatan ini gagal menjana sebarang keuntungan untuk fabrik wafer.

Adalah penting untuk ambil perhatian bahawa pengilang kadangkala mendedahkan kadar hasil setinggi 60% atau bahkan 80%, tetapi angka ini selalunya berkaitan dengan cip yang lebih ringkas seperti ASIC untuk pelantar perlombongan. Sebaliknya, kadar hasil untuk cip kompleks seperti pemproses aplikasi mudah alih (AP) mungkin di bawah 50%, dan untuk cip kawasan besar seperti GPU, ia boleh melebihi 20%.

Walaupun dengan proses 7nm yang sama, kadar hasil boleh berbeza dengan ketara bergantung pada produk. Pengilang cenderung untuk menyerlahkan angka terbaik mereka sambil
menahan data yang kurang baik, amalan industri biasa.

Masa pengeluaran besar-besaran dan kadar hasil di fabrik wafer adalah kawasan kelabu yang matang untuk dimanipulasi. Perbandingan ini melangkaui kesetaraan nod proses yang mudah dan melibatkan ketumpatan transistor per unit luas dan pemasaan dan kadar hasil sebenar yang diperlukan untuk mendapatkan pesanan pelanggan komersial—ini mentakrifkan pengeluaran komersil sebenar.

Pada tahun 2020, Samsung mengumumkan pengeluaran besar-besaran cip 5nm, nampaknya mengatasi pesaingnya. Walau bagaimanapun, membandingkan ketumpatan transistor dan kadar hasil mendedahkan hasil yang sama sekali berbeza.

Bagaimanakah kita boleh mencapai 5nm tanpa EUV？

Dalam bahagian sebelumnya, kami membincangkan konsep 5nm pada masa lalu dan sekarang. Ringkasnya, 20 tahun yang lalu, merujuk kepada 5nm bermaksud lebar garisan dan panjang get transistor. Walau bagaimanapun, hari ini, 5nm mewakili nod simbolik dalam proses fabrikasi. Ukuran sebenar kemajuan terletak pada ketumpatan transistor per unit luas dan bukannya simbol ini sahaja.

Seterusnya, kami akan menerangkan melalui satu siri perbincangan bagaimana untuk mencapai apa yang dipanggil "5nm" dan "3nm" tanpa litografi EUV. Syarahan Dr. Lin Benjian "Mikrolitografi Optik Mengecilkan IC Berjuta Lipat" memberikan pandangan terperinci tentang topik ini. Kami akan mulakan dengan formula resolusi optik asas (petunjuk: tiada matematik lanjutan diperlukan, teruskan membaca untuk memahami):

Separuh Pic = k1λ / sinθ.

Half Pitch: Seperti yang digambarkan dalam Rajah 2 artikel, ia merujuk kepada separuh daripada pic, iaitu lebar garis/panjang get ditambah jarak antara baris, didarab dengan 1/2.

k1: Pekali yang berkaitan dengan proses, penting untuk mengurangkan Half Pitch, yang merupakan tumpuan utama semua jurutera litografi fab semikonduktor dan teras perbincangan kami.

λ: Panjang gelombang sumber cahaya yang digunakan dalam litografi, yang telah menurun daripada 436nm untuk garis-g kepada 13.5nm untuk EUV, matlamat yang dikejar oleh pengeluar peralatan litografi.

sinθ: Berkaitan dengan sudut di mana lensa memfokuskan cahaya pada satah pengimejan, terutamanya ditentukan oleh kanta itu sendiri, juga matlamat untuk pengeluar peralatan litografi.

Walau bagaimanapun, kerana panjang gelombang cahaya berubah dalam media yang berbeza, apabila mempertimbangkan cara untuk meningkatkan resolusi, indeks biasan (n) medium antara kanta dan wafer juga mesti diambil kira. Oleh itu, formula menjadi Separuh Pic = k1λ / (n sinθ) (Nota: n sinθ ialah apertur berangka (NA) alat litografi).

Rajah 3: Gambarajah skematik pemfokusan cahaya dan pengimejan melalui sistem kanta, di mana n mewakili indeks biasan medium, dan θ mewakili sudut pemfokusan kanta.

Menggunakan mesin litografi rendaman 193nm sebagai contoh, dengan nilai k1 0.28, indeks biasan (n) air sebagai 1.44, dan sinθ sebagai 0.93, Pengiraan Half Pitch ialah (0.28 × 193) / (1.44 × 0.93) = 54.04 / 1.3392 ≈ 40nm, menunjukkan resolusi 40nm.

Oleh itu, untuk meningkatkan resolusi mesin litografi, pelarasan boleh dibuat kepada pembolehubah dalam formula dengan mengembangkan penyebut atau mengurangkan pengangka, membawa kepada empat kemungkinan: meningkatkan sudut fokus untuk memperbaiki sinθ, meningkatkan indeks biasan (n) medium, menurunkan pekali k1, atau menggunakan sumber cahaya dengan lebih pendek panjang gelombang (λ). Antara pilihan ini, mengurangkan pekali k1 menonjol sebagai salah satu kejayaan paling ketara yang sedang dijalankan oleh semikonduktor. fabs dan memerlukan perhatian yang tertumpu.

Meningkatkan sinθ: Membangunkan kanta yang kompleks dan besar

sinθ ditentukan oleh sudut di mana lensa memfokuskan cahaya, dan sinθ yang lebih tinggi sepadan dengan resolusi yang lebih tinggi. Kanta yang digunakan dalam mesin litografi datang dalam pelbagai saiz, ketebalan dan kelengkungan. Mereka disusun dengan teliti dan dipasang selepas pengiraan yang tepat, selalunya memerlukan pemasangan kren. Pada masa ini, sistem kanta mesin litografi menelan belanja hampir $60 juta, dengan sistem kanta EUV melebihi $100 juta.

Rajah 4: Sistem kanta mesin litografi 0.9NA, di mana NA (Apertur Berangka) = n × sin θ

Menjadikannya begitu kompleks juga bertujuan untuk menolak sinθ sedekat mungkin dengan maksimum teori 1 yang mungkin.

Pada masa ini, kanta mesin litografi ArF boleh mencapai nilai sinθ 0.93, manakala mesin litografi EUV hanya boleh mencapai 0.33. Sasaran untuk Hyper-NA EUV ialah 0.75, yang juga merupakan matlamat utama ASML. Jika tiada penemuan teknologi baharu muncul pada masa hadapan, ini berpotensi menandakan berakhirnya teknologi litografi fizikal untuk cip semikonduktor.

Memendekkan Gelombang: Padanan Tepat Bahan dan Kanta.

Memendekkan panjang gelombang terutamanya bergantung pada menukar sumber cahaya, seperti garis-g, garis-i UV (ultraviolet), KrF, ArF DUV (ultraviolet dalam), dan pada masa ini, EUV (ultraviolet melampau) pada panjang gelombang 13.5nm. Pemendekan lanjut panjang gelombang membawa kepada sinar-X.

Menukar sumber cahaya membolehkan mencapai panjang gelombang yang diingini, tetapi bahan kanta juga mesti dilaraskan secara sepadan, dengan pilihan bahan yang lebih sedikit tersedia apabila panjang gelombang berkurangan.

Penyelesaian lain melibatkan memasukkan cermin ke dalam pemasangan kanta (bahagian kuning dalam rajah di bawah). Himpunan kanta sedemikian dikenali sebagai sistem optik refraktif refraktif. Tanpa mengira panjang gelombang cahaya, sudut tuju dan pantulan pada permukaan cermin adalah sama. Dengan menggantikan kanta dengan cermin, toleransi untuk lebar jalur gelombang cahaya boleh ditingkatkan.

Rajah 5: Sistem kanta yang digunakan dalam mesin litografi ArF 193nm, menggabungkan cermin antara pemasangan kanta seperti yang ditunjukkan dalam rajah.

Apabila bercakap tentang panjang gelombang 13.5nm EUV, keseluruhan sistem kanta menggunakan cermin, yang dikenali sebagai sistem optik reflektif penuh. Sistem ini mesti direka bentuk untuk membolehkan pancaran cahaya melepasi tanpa menghalang cermin. Selain itu, berbanding dengan toleransi ralat dalam sudut transmisi kanta, sudut pantulan cermin memerlukan ketepatan yang lebih tinggi.

Menukar sumber cahaya bukan sahaja menjejaskan bahan kanta tetapi juga melibatkan bahan untuk fotoresist, merangkumi sifat kimia, ketelusan, fotosensitiviti dan ciri lain. Ini merupakan satu usaha yang penting, memerlukan banyak bahan dan formulasi untuk menangani lapisan yang berbeza dalam proses pembuatan. Antaranya, fotosensitiviti adalah penting untuk pembuatan kos efektif, kerana walaupun beberapa saat lebih masa pendedahan bagi setiap cip dianggap sebagai kos yang tidak boleh ditanggung.

Meningkatkan indeks biasan ( n ): Teknologi litografi rendaman

Dalam usaha untuk meningkatkan resolusi, pendekatan lain melibatkan pelarasan medium antara kanta dan wafer. Teknik litografi rendaman, yang dicadangkan oleh Timbalan Pengarah Penyelidikan TSMC, Lin Benjian, menggantikan medium dari udara, yang mempunyai indeks biasan hampir 1, dengan air, yang mempunyai indeks biasan 1.44. Ini secara berkesan mengurangkan panjang gelombang setara daripada 193nm kepada kira-kira 134nm, berskala oleh indeks biasan medium.

Rajah 6: Perbezaan antara sistem litografi kering dan sistem litografi rendaman

Teknologi litografi rendaman membolehkan proses semikonduktor terus menggunakan panjang gelombang dan topeng yang sama dengan hanya memasukkan air antara kanta dan wafer. Teorinya mudah, tetapi cabarannya terletak pada pelaksanaan praktikal. Sebagai contoh, dalam sistem rendaman, gelembung udara boleh terbentuk dalam air DI (air ternyahion), yang mesti dikeluarkan sepenuhnya. Selain itu, air mesti mengalir dengan cepat dan seragam untuk memastikan pengedaran sekata dan mengekalkan kualiti pengimejan.

Seperti yang telah kita ketahui, mesin litografi rendaman ASML, alat Alpha, menjalani 7-8 pengubahsuaian khususnya dengan pasukan Lin Benjian di kemudahan Nanke TSMC dalam tempoh lebih daripada dua tahun. Walaupun selepas melengkapkan mesin Alpha, versi Beta memerlukan tenaga kerja yang banyak di fabrik wafer untuk memproses wafer yang tidak terkira banyaknya, mengurangkan kecacatan awal daripada beribu-ribu kepada ratusan atau puluhan, dan akhirnya kepada sifar. Proses ini adalah sukar dan menuntut.

Mengurangkan k1: Teknik Peningkatan Resolusi (RET).

Pendekatan terakhir untuk meningkatkan resolusi adalah untuk mengurangkan nilai k1, yang penting untuk jurutera proses litografi dalam fabrik semikonduktor, terutamanya untuk mencipta cip 5nm menggunakan DUV (Deep Ultraviolet) litografi.

Cabaran pertama yang perlu ditangani ialah "pencegahan getaran", sama seperti penstabilan imej dalam fotografi, di mana usaha dilakukan untuk meminimumkan getaran relatif antara wafer dan topeng semasa pendedahan. Ini memastikan corak pendedahan yang lebih tepat dan memulihkan resolusi yang hilang akibat getaran. Cabaran kedua ialah "meminimumkan pantulan yang tidak diingini," bertujuan untuk menghapuskan pantulan yang tidak perlu dari permukaan wafer semasa pendedahan. Penambahbaikan dalam parameter ini telah menunjukkan bahawa k1 boleh dikawal kepada sekitar 0.65.

Untuk meningkatkan lagi resolusi, teknik pengimejan dwi-rasuk digunakan, termasuk pencahayaan luar paksi dan topeng peralihan fasa. Pencahayaan luar paksi melaraskan sudut kejadian cahaya, membenarkan cahaya serong memasuki topeng. Dengan melaraskan sudut ini, gangguan antara kedua-dua rasuk ini meningkatkan resolusi dan meningkatkan kedalaman medan. Topeng anjakan fasa mengubah suai topeng untuk memperkenalkan perbezaan fasa 180 darjah antara cahaya yang melalui kawasan lutsinar bersebelahan. Kedua-dua pendekatan boleh mengurangkan separuh nilai k1 secara individu, tetapi ia termasuk dalam konsep pengimejan dwi-rasuk dan tidak boleh digunakan bersama. Kaedah ini biasanya boleh mengurangkan k1 kepada sekitar 0.28.

Pengurangan selanjutnya k1 melibatkan penggunaan pelbagai topeng, yang dikenali sebagai corak berbilang, teknik di mana corak rumit dibahagikan antara dua atau lebih topeng dengan corak yang lebih longgar, dedahan berselang-seli pada wafer (seperti ditunjukkan dalam Rajah 7).

Rajah 7: Diagram skematik topeng yang digunakan dalam mesin litografi 28nm. Cahaya melalui apertur putih, menayangkan titik kuning ke fotoresist pada wafer. Dengan menggunakan dua topeng untuk dedahan berasingan, peningkatan resolusi dicapai.

Walau bagaimanapun, menggandakan masa pendedahan menyebabkan kadar keluaran wafer sejam (WPH) menjadi separuh, dengan andaian ia kekal tidak berubah. Pendedahan berbilang juga mengurangkan kadar hasil. Apabila digabungkan dengan pengeluaran yang dikurangkan, ini mewujudkan beban yang tidak tertanggung untuk industri semikonduktor, yang menghargai kecekapan kos di atas segala-galanya. Masa pendedahan yang meningkat tidak dapat dielakkan membawa kepada hasil yang lebih rendah, menjadikan kadar hasil satu-satunya cara jurutera dapat menyelamatkan diri.

Pada mesin litografi rendaman, penggunaan teknik seperti pembetulan jarak optik (OPC) dan pengoptimuman bersama sumber cahaya dan topeng boleh menolak nilai k1 ke 0.2, mencapai resolusi 28nm. Dengan pendedahan berganda, k1 boleh dikurangkan daripada 0.28 awal kepada 0.14, mencapai resolusi 20nm. Pendedahan empat kali ganda boleh mengurangkan lagi k1 kepada 0.07, mencapai resolusi sekitar 10nm, malah melebihi resolusi 11.5nm mesin litografi EUV. Ini membentuk asas teori untuk litografi rendaman pendedahan berganda pendekatan dalam mencapai nod 7nm, 5nm, dan juga 3nm.

Jadual 4: Resolusi Boleh Dicapai Teori Menggunakan Pelbagai Teknik Peningkatan Resolusi untuk Mesin Litografi Rendaman 193nm

Walaupun teori itu kedengaran mudah, aplikasi praktikalnya adalah jauh daripada mudah, terutamanya dengan teknologi kritikal corak berbilang jajaran kendiri (SAMP), yang membolehkan pengurangan ketara dalam nilai k1. Kunci kepada teknologi ini terletak pada ketepatan tindanan mesin litografi, menentukan ketepatan penjajaran antara lapisan pada cip dan dengan itu menjejaskan hasil pendedahan berbilang.

Satu pendekatan untuk meningkatkan ketepatan tindanan ialah memperoleh lebih tinggi ketepatan peralatan, seperti mesin litografi 2100i DUV. Selain itu, setiap fabrik semikonduktor mempunyai set teknik tersendiri. Pada masa ini, TSMC merupakan satu-satunya syarikat di seluruh dunia yang boleh mencapai hampir satu lapisan mesin (DCO) menggunakan lapisan mesin berbilang (MMO), selain daripada prestasi mesin litografi. Terdapat dua data untuk rujukan: TSMC menggunakan mesin litografi MMO:2.5nm 1980ci dengan hasil pendedahan empat kali ganda melebihi 80%, manakala kilang tanah besar dengan MMO:1.5nm 2050i dan pendedahan empat kali ganda telah mencapai hasil hampir 50% selepas dua tahun usaha berterusan.

Tahun lepas, Pusat Mikroelektronik Interuniversity (IMEC) di Belgium mengeluarkan skim teknikal untuk mencapai 5nm menggunakan mesin litografi rendaman dengan pendedahan octuple.

Dalam laluan teknologi lain, IMEC dan Mentor bersama-sama membangunkan teknologi Lithography and Etching Sendiri (SALELE), yang tidak memerlukan logam dan kapasitor berlebihan tambahan. Mereka juga meneroka kaedah litografi yang memintas penggunaan topeng tradisional dengan memfokuskan pada penyelidikan bahan, mensintesis polimer terlebih dahulu dan kemudian mendorong interaksi kimia tertentu melalui pemanasan untuk mencapai "Perhimpunan Diri Terarah" (DSA), membentuk struktur satu perempat daripada saiz asal.

Tambahan pula, disebabkan EUV mudah diserap dan tidak dapat meningkatkan indeks biasan (nilai n) seperti DUV dengan rendaman air, ASML bertambah baik melalui High-NA dan Hyper-NA untuk meningkatkan sinθ, tetapi laluan ini akhirnya akan mencapai hadnya. Oleh itu, dalam proses pembuatan semikonduktor, mengurangkan k1 dengan ketara melalui pelbagai pendedahan kekal sebagai teknologi penting, tidak kira sama ada DUV atau EUV. Ini juga menyerlahkan peningkatan kepentingan pemendapan dan etsa peralatan. AMAT, LAM dan TEL sedang giat membangunkan teknologi berkaitan, termasuk denyutan yang lebih kompleks, kawalan yang lebih halus, dan alatan kuasa yang lebih tinggi, terutamanya teknologi pemendapan dan pengetsaan lapisan atom, yang akan mengubah laluan proses tradisional.

Kembali ke jadual ketumpatan transistor dalam bahagian kedua artikel, sama ada nod masa depan dilabelkan "3nm" atau "N+4" bukanlah fokus; yang penting ialah sama ada ketumpatan transistor cip boleh ditingkatkan dengan ketara.

sebelum

Semikonduktor Mikro Slkor Diberi Paten Model Utiliti Baharu untuk Peranti Pemanasan Tiristor

Seterusnya

Menawarkan 20 Model Popular Secara Percuma – Slkor Merebut Masa untuk Penggantian Domestik