เราจะผลิตชิป 5 นาโนเมตรโดยไม่ต้องใช้เครื่องพิมพ์หิน EUV ได้อย่างไร

หน้าแรก ข่าว พื้นฐานอิเล็กทรอนิกส์ เราจะผลิตชิป 5 นาโนเมตรโดยไม่ต้องใช้เครื่องพิมพ์หิน EUV ได้อย่างไร

2024-07-01 3140

เป็นเรื่องจริงที่เครื่องพิมพ์หินอัลตราไวโอเลตระดับลึก (DUV) ซึ่งมีมานานกว่า 20 ปี ยังคงใช้งานและก้าวหน้าต่อไป การใช้การพิมพ์หิน DUV แบบแช่รวมกับเทคนิคหลายรูปแบบทำให้สามารถผลิตชิปขนาด 5 นาโนเมตรได้อย่างสมบูรณ์ และอาจถึงขนาด 3 นาโนเมตรภายใต้สถานการณ์ที่ไม่ต้องเสียค่าใช้จ่ายใดๆ เลย

แม้ว่าเป็นไปได้ในทางทฤษฎีและได้รับการตรวจสอบบางส่วนโดยโรงงานบางตัวที่โหนด 7 นาโนเมตร แต่แนวทางนี้จำเป็นต้องมีเงื่อนไขสำคัญหลายประการในการจัดตำแหน่งพร้อมกัน สิ่งสำคัญในบรรดาสิ่งเหล่านี้คือ "ความแม่นยำของการซ้อนทับ" ในการจัดรูปแบบหลายรูปแบบ—การจัดตำแหน่งรูปแบบระหว่างภาพซ้อนที่แม่นยำ

ยิ่งไปกว่านั้น เทคนิคกระบวนการอื่นๆ มากมายเข้ามามีบทบาท เช่น Phase-Shift Masks, การแก้ไขความใกล้เคียงด้วยแสงตามแบบจำลอง, เทคนิคการกัดกรด เช่น การสร้างลวดลายสี่เท่าในแนวเดียวกัน และแม้กระทั่งเทคโนโลยีการพิมพ์หินการประกอบตัวเองโดยตรงที่เกิดขึ้นใหม่ วิธีการเหล่านี้นำเสนอความเป็นไปได้ในการผลิตชิปขนาด 5 นาโนเมตรโดยไม่ต้องพึ่งการพิมพ์หินที่มีความละเอียดสูงกว่าเพียงอย่างเดียว

แน่นอนว่าการนำวิธีการดังกล่าวมาใช้มีค่าใช้จ่ายสูง ดังนั้นโรงงานเซมิคอนดักเตอร์มักจะหลีกเลี่ยงการใช้มาตรการที่รุนแรงเช่นนี้ในการผลิตชิปที่มีกระบวนการขั้นสูงในปริมาณมาก ท้ายที่สุดแล้ว โดยทั่วไปแล้ว โซลูชันกระแสหลักจะถูกเลือกโดยพิจารณาจากการแข่งขันในตลาด เพื่อให้มั่นใจว่าเฉพาะวิธีการผลิตที่มีประสิทธิภาพในเชิงพาณิชย์มากที่สุดเท่านั้นที่จะคงอยู่

เรามาเริ่มด้วยความรู้พื้นฐานบางส่วน แต่ข้ามส่วนนี้ไปได้เลย หากคุณมีความเข้าใจอย่างเป็นระบบเกี่ยวกับโหนดกระบวนการอยู่แล้ว

5nm เป็นแค่การเล่นคำใช่ไหม?

เพื่อทำความเข้าใจว่าการพิมพ์หินแบบแช่รวมกับหลายรูปแบบสามารถบรรลุ 5 นาโนเมตรได้หรือไม่ เราต้องมีความชัดเจนว่า "5 นาโนเมตร" หมายถึงอะไรก่อน เมื่อเร็ว ๆ นี้ มีการถกเถียงกันใหม่ในหัวข้อนี้ โดยอ้างว่า ASML ได้เปิดเผยกลยุทธ์ของโรงงานเซมิคอนดักเตอร์

ก่อนที่จะเจาะลึกหัวข้อความกว้างของเส้น จำเป็นอย่างยิ่งที่จะต้องเข้าใจบทบาทของทรานซิสเตอร์และความสำคัญของความกว้างของเส้นในบริบทนี้

ทรานซิสเตอร์ใช้เกตเพื่อควบคุมการนำไฟฟ้าและการตัดวงจร โดยค่าการนำไฟฟ้าแทนค่า "1" ในขณะที่ค่าการตัดวงจรแทนค่า "0" ซึ่งช่วยให้สามารถคำนวณแบบไบนารีได้ ความยาวเกต (หรือความยาวช่องสัญญาณ) ส่งผลโดยตรงต่อความเร็วในการไหลของกระแสไฟฟ้าระหว่างแหล่งกำเนิดและเดรนของทรานซิสเตอร์ ความยาวเกตที่สั้นลงจะช่วยเพิ่มประสิทธิภาพของทรานซิสเตอร์ ทำให้กระแสไฟฟ้าไหลได้เร็วขึ้นและส่งผลให้ชิปมีประสิทธิภาพมากขึ้น

รูปที่ 1: แผนผังแสดงโครงสร้างระนาบของ MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor)

ในอดีต ความยาวเกตของทรานซิสเตอร์ถูกกำหนดให้เป็นความกว้างของเส้น ซึ่งสอดคล้องกับชื่อโหนดของกระบวนการโดยที่การพิมพ์หิน การทับถม การแกะสลัก และการแพร่กระจายเป็นกระบวนการกลางในการลดความกว้างของเส้น

ด้วยการเกิดขึ้นของโครงสร้างทรานซิสเตอร์สามมิติ เช่น FinFET และ Nanosheets อุตสาหกรรมเซมิคอนดักเตอร์ได้เปลี่ยนโฟกัสไปที่การเน้นประสิทธิภาพที่เท่าเทียมกัน แม้จะถูกระบุว่าเป็น 14 นาโนเมตร แต่เทคโนโลยีเหล่านี้มีความยาวเกตเกิน 14 นาโนเมตร ตัวอย่างเช่น กระบวนการ 14 นาโนเมตรของ Intel มีความยาวเกต 24 นาโนเมตร ในขณะที่กระบวนการ 7 นาโนเมตรของ TSMC มีความยาวเกต 22 นาโนเมตร

ในทางกลับกัน ความกว้างของเส้นเพียงอย่างเดียวไม่สามารถใช้เป็นพารามิเตอร์ลักษณะเฉพาะในการวัดความหนาแน่นของทรานซิสเตอร์ได้ เนื่องจากถึงแม้จะมีความกว้างของเส้นเล็ก หากระยะห่างระหว่างเกตมีขนาดใหญ่ จำนวนทรานซิสเตอร์ที่สามารถรองรับต่อหน่วยพื้นที่ยังคงมีจำกัด เพื่อแสดงให้เห็นการย่อส่วนส่วนประกอบอย่างแม่นยำ ตัวชี้วัดสำคัญอีกอย่างหนึ่งจึงเข้ามามีบทบาท นั่นก็คือระดับเสียง ดังที่แสดงในแผนภาพด้านล่าง ตัวอย่างเช่น เมื่อเดิมมีทรานซิสเตอร์ 9 ตัวพอดีภายในพื้นที่หน่วยเดียว การลดระดับเสียงลงจะทำให้สามารถรองรับทรานซิสเตอร์ได้ 10 ตัว

รูปที่ 2: ความสัมพันธ์ระหว่างความกว้างของเส้น/ความยาวเกต ระยะห่าง และครึ่งสนาม

ในปี 1990 ก่อน 0.35μm โหนดกระบวนการ ครึ่งระยะพิทช์ (ครึ่งหนึ่งของระยะพิทช์) และความยาวของเกตถูกจัดให้อยู่ในแนวเดียวกัน อย่างไรก็ตาม, ความแตกต่าง ระหว่างครึ่งพิตช์ ความยาวเกต และโหนดเกิดขึ้นหลังจากนั้น ความสัมพันธ์และวิวัฒนาการของโหนด ครึ่งพิตช์ และความยาวเกตสามารถสังเกตได้อย่างชัดเจนจากแผนภูมิต่อไปนี้

ตารางที่ 1: ความสอดคล้องของโหนดกระบวนการ ครึ่งพิตช์ และความยาวเกตตลอดปีต่างๆ หน่วย: นาโนเมตร

กลับมาที่หัวข้อเริ่มต้น เมื่อเราพูดถึง 5nm จริงๆ แล้วเรากำลังหมายถึงโหนดกระบวนการมากกว่าความกว้างของเส้นจริง

หลายๆ คนชอบพูดว่าค่านาโนเมตรที่บริษัทเซมิคอนดักเตอร์ยักษ์ใหญ่ต่างๆ อ้างสิทธิ์ในปัจจุบันเป็นเพียงเงื่อนไขทางการตลาดเท่านั้น พูดอย่างเคร่งครัด สิ่งนี้เป็นจริงกับโหนดกระบวนการทั้งหมดเมื่อยี่สิบปีที่แล้ว สิบปีที่แล้ว เมื่ออุตสาหกรรมเข้าสู่ยุคของโครงสร้างสามมิติ FinFET ขนาด 14 นาโนเมตร มันทำลายความสัมพันธ์ระหว่างโหนด ระยะพิทช์ ความยาวเกต และความกว้างของเส้นโดยสิ้นเชิง

เนื่องจากไม่มีมาตรฐานที่เป็นเอกภาพ บริษัทต่างๆ จึงใช้คำเหล่านี้เพื่อเล่นกับแนวคิดต่างๆ อย่างเป็นธรรมชาติ ซัมซุงเป็นผู้บุกเบิกด้วยเทคโนโลยีการผลิต 14 นาโนเมตร ทำให้ TSMC รีบทำตาม แต่เรียกอย่างระมัดระวังว่า 16 นาโนเมตร มีเพียงอินเทลเท่านั้นที่ประกาศตนว่าเป็นผู้ยึดมั่นในกฎของมัวร์อย่างเหนียวแน่น ยังคงยึดติดกับธรรมเนียมการตั้งชื่อแบบดั้งเดิมสำหรับความกว้างของสายการผลิตจนถึงปี 2021 เมื่อในที่สุดพวกเขาก็แก้ไขการตั้งชื่อเทคโนโลยีการผลิตของตนให้สอดคล้องกับคู่แข่ง

แต่มีปัญหากับเรื่องนี้หรือไม่? ที่จริงแล้วไม่มีปัญหาใดๆ เลย

ทรานซิสเตอร์ได้เปลี่ยนผ่านจากโครงสร้างแบบระนาบมาเป็นโครงสร้างสามมิติมานานแล้ว หากเราแปลแนวคิดเรื่องความกว้างของเส้นเป็นความหนาแน่นของทรานซิสเตอร์ (MTr/mm2 ซึ่งหมายถึงจำนวนทรานซิสเตอร์หนึ่งล้านตัวต่อตารางมิลลิเมตร) เราจะพบว่ากฎของมัวร์ไม่ได้หายไป แต่ยังคงทำงานในรูปแบบที่แตกต่างออกไป นั่นคือความหนาแน่นของทรานซิสเตอร์ต่อหน่วยพื้นที่เพิ่มขึ้นอย่างต่อเนื่อง กฎของมัวร์กล่าวไว้ในตอนแรกว่า "จำนวนทรานซิสเตอร์ต่อชิปจะเพิ่มขึ้นเป็นสองเท่าทุกๆ 18 เดือน"

การต่อสู้ของความหนาแน่นของทรานซิสเตอร์ในอุตสาหกรรมเซมิคอนดักเตอร์

ขนาดคุณลักษณะต่างๆ ของทรานซิสเตอร์มีความหลากหลายและซับซ้อน โดยผู้ผลิตแต่ละรายมีคำจำกัดความการออกแบบที่แตกต่างกัน ดังนั้นผลิตภัณฑ์จากผู้ผลิตหลายรายที่ใช้เทคโนโลยีกระบวนการเดียวกันจึงอาจไม่สามารถเปรียบเทียบได้ทั้งหมด

ในปัจจุบัน วิธีเดียวที่เข้าใจง่ายในการเปรียบเทียบความแตกต่างในกระบวนการผลิตคือการกลับไปสู่สาระสำคัญของกฎของมัวร์ และเปรียบเทียบความหนาแน่นของทรานซิสเตอร์ ซึ่งก็คือจำนวนทรานซิสเตอร์ต่อหน่วยพื้นที่

ตารางที่ 2: ความหนาแน่นของทรานซิสเตอร์ต่อตารางมิลลิเมตรที่โหนดต่างๆ สำหรับโรงหล่อเวเฟอร์ขนาดใหญ่ ข้อมูลบางส่วนที่มาจากบุคคลที่สาม

ตามข้อมูลในตาราง ที่โหนด 14 นาโนเมตร Intel, TSMC และ Samsung มีทรานซิสเตอร์ประมาณ 0.3 พันล้านตัวต่อตารางมิลลิเมตร

เริ่มจาก 10 นาโนเมตร Intel เปลี่ยนชื่อแบรนด์ 14 นาโนเมตร+++ เป็น Intel 10 เพื่อรักษาชื่อให้ทันสมัยแต่ลดความหนาแน่นของทรานซิสเตอร์ให้ต่ำที่สุดในบรรดาคู่แข่ง Samsung เพิ่มประสิทธิภาพ 10nm เป็นโหนด 8nm ซึ่งเกือบจะตรงกับระดับของ TSMC

ใน 2018, TSMC เป็นผู้บุกเบิกการผลิต 7 นาโนเมตรโดยใช้การพิมพ์หินแบบจุ่ม (1980Ci) และการสร้างรูปแบบสี่เหลี่ยม Samsung โต้กลับในอีกหนึ่งปีต่อมาด้วยการพิมพ์หิน EUV แต่ประสบปัญหาด้านผลตอบแทนเนื่องจากความไม่คุ้นเคย ทำให้พวกเขาละทิ้งชิป Orion สำหรับโทรศัพท์ Samsung โดยเลือกใช้ชิป Qualcomm แทนในราคาที่ถูกกว่า 30% ของ TSMC โดยยังคงรักษา Qualcomm ไว้เป็นลูกค้ารายใหญ่ ในขณะเดียวกัน Intel ยังคงบีบประสิทธิภาพจาก 14nm+++ ในขณะที่ TSMC โดดเด่นด้วย 7nm

การพัฒนาชิปขนาด 7 นาโนเมตรของ TSMC จากชิป N7, N7P ที่ใช้ DUV ไปสู่ชิป N7+ และ N6 ที่ใช้ EUV ทำให้ความหนาแน่นของทรานซิสเตอร์เพิ่มขึ้นจาก 0.91 เป็น 1.16 พันล้านตัว ชิป Samsung ทำได้ 0.95 พันล้านตัว ในขณะที่ชิป Intel ทำได้เพียง 1 พันล้านตัวในปี 2020

ในปี 2020 Samsung ประกาศการผลิต 5 นาโนเมตร ด้วยความหนาแน่นของทรานซิสเตอร์เพิ่มขึ้นเล็กน้อยจาก 0.95 พันล้านเป็น 1.27 พันล้าน และเวอร์ชัน 4 นาโนเมตรที่ได้รับการปรับปรุงนั้นมีทรานซิสเตอร์ถึง 1.37 พันล้านตัว ขาด 5nm เริ่มต้นของ TSMC ที่ 1.5 พันล้าน และ N4P ที่ปรับปรุงแล้วอยู่ที่ 1.8 พันล้าน ซึ่งเป็นการอัพเกรดอย่างมากจาก 7 นาโนเมตร Samsung เผชิญกับความท้าทายที่คล้ายกันที่โหนด 3 นาโนเมตร

ในปี 2021 Intel เปลี่ยนชื่อโหนด: 10nm กลายเป็น Intel 7, 7nm กลายเป็น Intel 4 และโหนดเพิ่มเติมได้รับการปรับปรุงเป็น Intel 3, Intel 20A และ Intel 18A แผนงานของ CEO Pat Gelsinger มีเป้าหมายที่จะพิชิตสามโหนดในระยะเวลาห้าปี แม้ว่า Intel 7 จะใช้ประโยชน์จาก 10nm ไปแล้วก็ตาม และ Intel 4 และ Intel 3 ก็เป็นตัวแทนของโหนดเดียวกันในเวอร์ชันที่ได้รับการปรับปรุงแล้ว

จากความเข้าใจในปัจจุบัน ความคืบหน้าของ Intel กับ Intel 18A มีแนวโน้มที่จะล่าช้าไปจนถึงปี 2026 เป็นอย่างน้อยในขณะที่ 2nm รุ่นแรกของ TSMC จะเริ่มการผลิตได้ภายในปลายปี 2025 ชิป A19 ของ Apple ในต้นปี 2025 มีแนวโน้มที่จะขึ้นอยู่กับอัตราผลตอบแทน 2 นาโนเมตรของ TSMC หลังจากที่เปิดตัว A3 17 นาโนเมตรรุ่นแรกพร้อมการปรับปรุงเล็กน้อย ที่น่าสังเกตคือ ความหนาแน่นของ N4P และ N3B ที่ TSMC อยู่ที่ 1.8 พันล้านและ 1.9 พันล้าน ตามลำดับ โดยมีกำไรเพิ่มขึ้นเล็กน้อย

แอปเปิลอาจเปลี่ยนกลยุทธ์ในปีนี้ โดยผลักดันให้ TSMC สำรวจศักยภาพของเทคโนโลยี 3 นาโนเมตรให้ลึกซึ้งยิ่งขึ้น ชิป A18 ที่ใช้เทคโนโลยี N3P นั้น มีความหนาแน่นเพิ่มขึ้นจาก 1.9 พันล้านเป็น 2.8 พันล้านทรานซิสเตอร์ เมื่อเทียบกับ A17 ซึ่งยังคงใช้เทคโนโลยี 3 นาโนเมตรเช่นกัน โดยคู่แข่งมีความหนาแน่นต่ำกว่า 1.8 พันล้าน และมีอัตราผลผลิตต่ำในล็อตการผลิตขนาดเล็ก

แนวโน้มที่น่าสังเกตคือการขยายกฎของมัวร์จาก 18 เป็น 24 เดือน โดยช้าลงเหลือ 30 เดือนหลังการผลิต 7 นาโนเมตร โดยมีการผลิต 7 นาโนเมตรในปี 2018, 5 นาโนเมตรในปี 2020, 3 นาโนเมตรในปี 2023 และคาดว่าจะเป็น 2 นาโนเมตรในปี 2025 โดยจะก้าวหน้าทุกๆ สองถึงสามปีโดยประมาณ . ในทางเทคโนโลยี 1.4 นาโนเมตรสามารถรักษาความเร็วนี้ได้ แต่นอกเหนือจาก 1 นาโนเมตร ความก้าวหน้าของโหนดอาจใช้เวลานานกว่า 40 เดือน ส่งผลกระทบต่อการนับทรานซิสเตอร์ในเชิงบวกในขณะที่ลดขนาดความกว้างของเส้นลง

ในอีก 20 ปีข้างหน้า จำนวนรวมของทรานซิสเตอร์แบบชิปจะยังคงเติบโตอย่างรวดเร็ว ซึ่งอาจแซงหน้ากฎของ Moore's Law เดิมที่คาดการณ์ไว้เกี่ยวกับพลังงานแบบชิปตัวเดียว ดังตัวอย่างจากการคาดการณ์ของ TSMC ที่ว่าจะมีทรานซิสเตอร์หนึ่งล้านล้านตัวบน GPU ภายในทศวรรษหน้า ความก้าวหน้าในอนาคตไม่ได้ขึ้นอยู่กับการปรับปรุงกระบวนการเพียงอย่างเดียว แต่ยังรวมถึงโครงสร้าง 3 มิติที่ได้รับการปรับปรุง วัสดุ 2 มิติใหม่ และเทคนิคการบรรจุขั้นสูงอย่างต่อเนื่อง การส่งเสริม ทรานซิสเตอร์นับได้อย่างมีประสิทธิภาพ

การผลิตจำนวนมากและอัตราผลผลิตกลายเป็นพื้นที่สีเทา

ตารางที่ 3: โรงงานเวเฟอร์หลักๆ มีไทม์ไลน์การผลิตระหว่าง 32/28 นาโนเมตรถึง 14 นาโนเมตรตามแผนงานด้านเทคโนโลยี โดยมีโหนดเพิ่มเติมที่ 22 นาโนเมตร

ในอดีต การเป็นคนแรกที่ผลิตจำนวนมากถือเป็นข้อได้เปรียบที่สำคัญในการแข่งขันอันดุเดือดระหว่าง Intel, Samsung และ TSMC ใครก็ตามที่สามารถบรรลุการผลิตจำนวนมากได้ก่อนจะได้รับประโยชน์อย่างมาก

อย่างไรก็ตามในวันนี้ วิธีที่แต่ละบริษัทกำหนดโหนดกระบวนการของตนมีความแตกต่างกันมาก ตัวอย่างเช่น แม้ว่าทั้งหมดจะอ้างว่าอยู่ที่ 5 นาโนเมตร แต่ความหนาแน่นของทรานซิสเตอร์อาจแตกต่างกันอย่างมาก จากมุมมองนี้ Intel ถือเป็นภัยคุกคามเล็กน้อยต่อ TSMC ในขณะที่ Samsung หลุดออกจากการแข่งขันไปมาก

กลยุทธ์ของ Samsung รวมถึงการควบคุมอัตราผลตอบแทน สิ่งที่ก่อให้เกิดผลตอบแทนที่คุ้มค่าต่อการผลิตที่โหนดใหม่ถือเป็นแง่มุมที่คลุมเครือที่สุด ตามแนวทางของ TSMC การผลิตที่แท้จริงเกิดขึ้นเมื่อลูกค้าภายนอกสั่งซื้อและได้รับผลิตภัณฑ์ของตนที่ระดับผลผลิตปัจจุบันได้สำเร็จ ซึ่งเป็นแนวคิดที่เรียกว่าการผลิตเชิงพาณิชย์

ที่ Samsung ลูกค้าเริ่มแรกสำหรับโหนดใหม่แต่ละโหนดมักจะอยู่ภายใน โดยการผลิตที่มีความเสี่ยงเริ่มต้นที่ระยะผลผลิตต่ำในขณะที่ประกาศการผลิตจำนวนมากต่อสาธารณะ

การประกาศให้มีการผลิตจำนวนมากโดยยึดตามอัตราผลตอบแทนหลักเดียวในระหว่างการพัฒนาเป็นเพียงการส่งเสริมเท่านั้น และขาดความสำคัญที่สำคัญ ในกรณีที่อัตราผลตอบแทนไม่เพียงพอ ลูกค้ามักจะรับภาระต้นทุนของเวเฟอร์ที่ชำรุด ด้วยความหนาแน่นที่เท่ากัน ลูกค้าจึงควรสั่งซื้อโดยให้โรงงานที่ให้อัตราผลตอบแทนสูงสุด ในสถานการณ์ที่ทั้งอัตราความหนาแน่นและอัตราผลตอบแทนล่าช้า เฉพาะค่าธรรมเนียมสัญญาที่ลดลงเท่านั้นที่สามารถดึงดูดลูกค้าได้เป็นระยะๆ แต่วิธีนี้กลับไม่สามารถสร้างผลกำไรให้กับโรงงานเวเฟอร์ได้

สิ่งสำคัญที่ควรทราบคือบางครั้งผู้ผลิตเปิดเผยอัตราผลตอบแทนสูงถึง 60% หรือ 80% แต่ตัวเลขเหล่านี้มักจะเกี่ยวข้องกับชิปที่เรียบง่ายกว่า เช่น ASIC สำหรับแท่นขุด ในทางกลับกัน อัตราผลตอบแทนสำหรับชิปที่ซับซ้อน เช่น ตัวประมวลผลแอปพลิเคชันมือถือ (AP) อาจต่ำกว่า 50% และสำหรับชิปพื้นที่ขนาดใหญ่ เช่น GPU อาจมากกว่า 20% เท่านั้น

แม้ว่าจะใช้กระบวนการ 7 นาโนเมตรเหมือนกัน อัตราผลตอบแทนอาจแตกต่างกันอย่างมากขึ้นอยู่กับผลิตภัณฑ์ ผู้ผลิตมักจะเน้นตัวเลขที่ดีที่สุดของตนในขณะที่
ระงับข้อมูลที่เป็นประโยชน์น้อยกว่าซึ่งเป็นแนวทางปฏิบัติทั่วไปในอุตสาหกรรม

ระยะเวลาของการผลิตจำนวนมากและอัตราผลผลิตที่โรงงานเวเฟอร์เป็นพื้นที่สีเทาที่สุกงอมสำหรับการปรับเปลี่ยน การเปรียบเทียบนี้นอกเหนือไปจากความเท่าเทียมของโหนดกระบวนการอย่างง่าย และเกี่ยวข้องกับความหนาแน่นของทรานซิสเตอร์ต่อหน่วยพื้นที่ ตลอดจนระยะเวลาและอัตราผลผลิตจริงที่จำเป็นต่อการสั่งซื้อของลูกค้าเชิงพาณิชย์ ซึ่งกำหนดการผลิตเชิงพาณิชย์ที่แท้จริง

ในปี 2020 Samsung ได้ประกาศการผลิตชิป 5 นาโนเมตรจำนวนมาก ซึ่งดูเหมือนว่าจะแซงหน้าคู่แข่ง อย่างไรก็ตาม การเปรียบเทียบความหนาแน่นของทรานซิสเตอร์และอัตราผลตอบแทนเผยให้เห็นผลลัพธ์ที่แตกต่างไปจากเดิมอย่างสิ้นเชิง

เราจะบรรลุ 5nm โดยไม่มี EUV ได้อย่างไร？

ในหัวข้อก่อนหน้านี้ เราได้พูดคุยถึงแนวคิดของ 5 นาโนเมตรทั้งในอดีตและปัจจุบัน พูดง่ายๆ เมื่อ 20 ปีที่แล้ว การอ้างถึง 5 นาโนเมตรหมายถึงความกว้างของเส้นและความยาวเกตของทรานซิสเตอร์ อย่างไรก็ตาม ในปัจจุบัน 5 นาโนเมตรเป็นตัวแทนของโหนดเชิงสัญลักษณ์ในกระบวนการผลิต การวัดความก้าวหน้าที่แท้จริงอยู่ที่ความหนาแน่นของทรานซิสเตอร์ต่อหน่วยพื้นที่ ไม่ใช่แค่สัญลักษณ์นี้

ต่อไป เราจะอธิบายผ่านชุดการอภิปรายถึงวิธีการบรรลุสิ่งที่เรียกว่า "5nm" และ "3nm" โดยไม่ต้องใช้ EUV lithography การบรรยายของ Dr. Lin Benjian "การพิมพ์หินขนาดเล็กด้วยแสงย่อขนาด ICs เป็นล้านเท่า" ให้ข้อมูลเชิงลึกโดยละเอียดเกี่ยวกับหัวข้อนี้ เราจะเริ่มต้นด้วยสูตรความละเอียดแสงขั้นพื้นฐาน (คำแนะนำ: ไม่ต้องใช้คณิตศาสตร์ขั้นสูง โปรดอ่านต่อเพื่อทำความเข้าใจ):

ครึ่งสนาม = k1แลมบ์ / ซินθ

Half Pitch: ดังที่ปรากฎในรูปที่ 2 ของบทความ หมายถึงครึ่งหนึ่งของ pitch ซึ่งเป็นความกว้างของเส้น/ความยาวของเกตบวกด้วยระยะห่างระหว่างบรรทัด คูณด้วย 1/2

k1: ค่าสัมประสิทธิ์ที่เกี่ยวข้องกับกระบวนการ มีความสำคัญอย่างยิ่งต่อการลด Half Pitch ซึ่งเป็นจุดสนใจหลักของวิศวกรการพิมพ์หิน fab ในอุตสาหกรรมเซมิคอนดักเตอร์และเป็นแกนหลักของการสนทนาของเรา

แล: ความยาวคลื่นของแหล่งกำเนิดแสงที่ใช้ในการพิมพ์หิน ซึ่งลดลงจาก 436 นาโนเมตรสำหรับ g-line เป็น 13.5 นาโนเมตรสำหรับ EUV ซึ่งเป็นเป้าหมายที่ผู้ผลิตอุปกรณ์การพิมพ์หินดำเนินการ

sinθ: เกี่ยวข้องกับมุมที่เลนส์โฟกัสแสงไปที่ระนาบการถ่ายภาพ ซึ่งกำหนดโดยตัวเลนส์เป็นหลัก ซึ่งเป็นเป้าหมายสำหรับผู้ผลิตอุปกรณ์การพิมพ์หินด้วย

อย่างไรก็ตาม เนื่องจากความยาวคลื่นของแสงเปลี่ยนแปลงไปในตัวกลางต่างๆ เมื่อพิจารณาวิธีเพิ่มความละเอียด จึงต้องคำนึงถึงดัชนีการหักเหของแสง (n) ของตัวกลางระหว่างเลนส์และเวเฟอร์ด้วย ดังนั้นสูตรจึงกลายเป็น ครึ่งสนาม = k1แลมบ์ดา / (n sinθ) (หมายเหตุ: n sinθ คือรูรับแสงตัวเลข (NA) ของเครื่องมือพิมพ์หิน)

รูปที่ 3: แผนผังของการโฟกัสแสงและการถ่ายภาพผ่านระบบเลนส์ โดยที่ n แสดงถึงดัชนีการหักเหของแสงของตัวกลาง และ θ แสดงถึงมุมโฟกัสของเลนส์

ตัวอย่างการใช้เครื่องพิมพ์หินแบบจุ่มขนาด 193 นาโนเมตร โดยมีค่า k1 เท่ากับ 0.28 ดัชนีการหักเหของแสง (n) ของน้ำเท่ากับ 1.44 และ sinθ เท่ากับ 0.93 การคำนวณ Half Pitch คือ (0.28 × 193) / (1.44 × 0.93) = 54.04 / 1.3392 data 40nm ซึ่งแสดงถึงความละเอียด 40nm.

ดังนั้น เพื่อเพิ่มความละเอียดของเครื่องจักรการพิมพ์หินสามารถปรับตัวแปรในสูตรได้โดยการขยายตัวส่วนหรือลดตัวเศษ นำไปสู่ความเป็นไปได้สี่ประการ: การเพิ่มมุมโฟกัสเพื่อปรับปรุง sinθ, เพิ่มดัชนีการหักเหของแสง (n) ของตัวกลาง, ลดค่าสัมประสิทธิ์ k1 หรือใช้แหล่งกำเนิดแสงที่สั้นลง ความยาวคลื่น (แล). ในบรรดาตัวเลือกเหล่านี้ การลดค่าสัมประสิทธิ์ k1 ถือเป็นความก้าวหน้าครั้งสำคัญที่สุดประการหนึ่งที่เซมิคอนดักเตอร์กำลังดำเนินการอยู่ในปัจจุบัน เยี่ยม และรับประกันการมุ่งเน้นความสนใจ

บาปที่เพิ่มขึ้น: การพัฒนาเลนส์ที่ซับซ้อนและขนาดใหญ่

sinθ ถูกกำหนดโดยมุมที่เลนส์โฟกัสแสง และ sinθ ที่สูงกว่าจะสอดคล้องกับความละเอียดสูงกว่า เลนส์ที่ใช้ในเครื่องพิมพ์หินมีหลายขนาด ความหนา และความโค้ง มีการจัดเรียงและประกอบอย่างพิถีพิถันหลังจากการคำนวณที่แม่นยำ ซึ่งมักต้องมีการติดตั้งเครน ปัจจุบัน ระบบเลนส์ของเครื่องพิมพ์หินมีราคาเกือบ 60 ล้านดอลลาร์ โดยที่ระบบเลนส์ EUV มีมูลค่าเกิน 100 ล้านดอลลาร์

รูปที่ 4: ระบบเลนส์เครื่องพิมพ์หิน 0.9NA โดยที่ NA (รูรับแสงเชิงตัวเลข) = n × sin θ

การทำให้มันซับซ้อนยังมีจุดมุ่งหมายที่จะผลักดัน sinθ ให้ใกล้เคียงกับค่าสูงสุดทางทฤษฎีที่ 1 มากที่สุดเท่าที่จะเป็นไปได้

ปัจจุบัน เลนส์เครื่องจักรการพิมพ์หิน ArF สามารถรับค่า sinθ ได้ที่ 0.93 ในขณะที่เครื่องถ่ายภาพการพิมพ์หิน EUV สามารถเข้าถึงได้เพียง 0.33 เท่านั้น เป้าหมายสำหรับ Hyper-NA EUV คือ 0.75 ซึ่งเป็นเป้าหมายสูงสุดของ ASML เช่นกัน หากไม่มีความก้าวหน้าทางเทคโนโลยีใหม่เกิดขึ้นในอนาคต นี่อาจเป็นจุดสิ้นสุดของเทคโนโลยีการพิมพ์หินทางกายภาพสำหรับชิปเซมิคอนดักเตอร์

การทำให้สั้น ความยาวคลื่น: การจับคู่วัสดุและเลนส์ที่แม่นยำ

การลดความยาวคลื่นเป็นหลักขึ้นอยู่กับการเปลี่ยนแหล่งกำเนิดแสง เช่น g-line, i-line UV (อัลตราไวโอเลต), KrF, ArF DUV (อัลตราไวโอเลตลึก) และในปัจจุบัน EUV (อัลตราไวโอเลตรุนแรง) ที่ความยาวคลื่น 13.5 นาโนเมตร ความยาวคลื่นที่สั้นลงจะทำให้เกิดรังสีเอกซ์

การเปลี่ยนแหล่งกำเนิดแสงช่วยให้ได้ความยาวคลื่นตามที่ต้องการ แต่วัสดุของเลนส์ก็ต้องได้รับการปรับให้สอดคล้องกันด้วย โดยมีตัวเลือกวัสดุน้อยลงเมื่อความยาวคลื่นลดลง

อีกวิธีหนึ่งคือการใส่กระจกเข้าไปในชุดเลนส์ (ส่วนสีเหลืองในแผนภาพด้านล่าง) ชุดเลนส์ดังกล่าวเรียกว่าระบบออพติคัลแบบสะท้อนแสง-หักเห ไม่ว่าความยาวคลื่นแสงจะเป็นอย่างไร มุมตกกระทบและมุมสะท้อนบนพื้นผิวกระจกจะเท่ากัน การเปลี่ยนเลนส์ด้วยกระจก จะช่วยเพิ่มความทนทานต่อแบนด์วิธของคลื่นแสงได้

รูปที่ 5: ระบบเลนส์ที่ใช้ในเครื่องพิมพ์หิน ArF ขนาด 193 นาโนเมตร โดยมีกระจกอยู่ระหว่างชุดเลนส์ตามที่แสดงในแผนภาพ

เมื่อพูดถึงความยาวคลื่น 13.5 นาโนเมตรของ EUV ระบบเลนส์ทั้งหมดจะใช้กระจกหรือที่เรียกว่าระบบออพติคอลสะท้อนแสงแบบเต็ม ระบบนี้จะต้องออกแบบให้ลำแสงส่องผ่านได้โดยไม่บดบังกระจก นอกจากนี้ เมื่อเปรียบเทียบกับความทนทานต่อข้อผิดพลาดในมุมการส่งผ่านของเลนส์ มุมสะท้อนของกระจกต้องการความแม่นยำมากกว่ามาก

การเปลี่ยนแหล่งกำเนิดแสงไม่เพียงส่งผลต่อวัสดุเลนส์เท่านั้น แต่ยังเกี่ยวข้องกับวัสดุสำหรับตัวต้านทานแสงด้วย ซึ่งรวมถึงคุณสมบัติทางเคมี ความโปร่งใส ความไวแสง และคุณลักษณะอื่นๆ สิ่งนี้ถือเป็นการดำเนินการที่สำคัญ โดยต้องใช้วัสดุและสูตรจำนวนมากเพื่อจัดการกับชั้นต่างๆ ในกระบวนการผลิต ในบรรดาสิ่งเหล่านี้ ความไวแสงเป็นสิ่งสำคัญสำหรับการผลิตที่คุ้มค่า เนื่องจากเวลาเปิดรับแสงต่อชิปที่มากขึ้นเพียงไม่กี่วินาทีก็ถือเป็นต้นทุนที่ทนไม่ได้

การเพิ่มดัชนีการหักเหของแสง ( n ): เทคโนโลยีการพิมพ์หินแบบจุ่ม

ในการแสวงหาการปรับปรุงความละเอียด อีกวิธีหนึ่งคือการปรับตัวกลางระหว่างเลนส์และเวเฟอร์ เทคนิคการพิมพ์หินแบบจุ่มซึ่งเสนอโดย Lin Benjian รองผู้อำนวยการฝ่ายวิจัยของ TSMC แทนที่ตัวกลางจากอากาศซึ่งมีดัชนีการหักเหของแสงใกล้ 1 ด้วยน้ำ ซึ่งมีดัชนีการหักเหของแสงที่ 1.44 ซึ่งช่วยลดความยาวคลื่นที่เทียบเท่าจาก 193 นาโนเมตรเหลือประมาณ 134 นาโนเมตรได้อย่างมีประสิทธิภาพ โดยปรับขนาดตามดัชนีการหักเหของตัวกลาง

รูปที่ 6: ความแตกต่างระหว่างระบบการพิมพ์หินแบบแห้งและระบบการพิมพ์หินแบบจุ่ม

เทคโนโลยีการพิมพ์หินแบบจุ่มช่วยให้กระบวนการเซมิคอนดักเตอร์สามารถใช้ความยาวคลื่นและมาส์กเดียวกันต่อไปได้ โดยเพียงแค่ให้น้ำเข้ามาระหว่างเลนส์และเวเฟอร์ ทฤษฎีนี้ตรงไปตรงมา แต่ความท้าทายอยู่ที่การปฏิบัติจริง ตัวอย่างเช่น ในระบบจุ่ม ฟองอากาศสามารถก่อตัวในน้ำ DI (น้ำปราศจากไอออน) ซึ่งจะต้องกำจัดออกให้หมด นอกจากนี้ น้ำจะต้องไหลอย่างรวดเร็วและสม่ำเสมอเพื่อให้แน่ใจว่ามีการกระจายตัวสม่ำเสมอและรักษาคุณภาพของภาพ

ตามที่เราได้เรียนรู้ไปแล้ว เครื่องพิมพ์หินแบบจุ่มของ ASML ซึ่งเป็นเครื่องมือ Alpha ได้รับการดัดแปลง 7-8 โดยเฉพาะกับทีมงานของ Lin Benjian ที่โรงงาน Nanke ของ TSMC ในช่วงเวลามากกว่าสองปี แม้หลังจากสร้างเครื่อง Alpha เสร็จแล้ว เวอร์ชันเบต้าก็ยังต้องใช้กำลังคนจำนวนมากที่โรงงานผลิตเวเฟอร์เพื่อประมวลผลเวเฟอร์จำนวนนับไม่ถ้วน ช่วยลดข้อบกพร่องเริ่มแรกจากหลักพันเหลือหลักร้อยหรือหลักสิบ และท้ายที่สุดก็เหลือศูนย์ กระบวนการนี้ลำบากและเรียกร้องมาก

การลด k1: เทคนิคการเพิ่มความละเอียด (RET)

แนวทางสุดท้ายในการปรับปรุงความละเอียดคือการลดค่า k1 ซึ่งเป็นสิ่งสำคัญสำหรับวิศวกรกระบวนการพิมพ์หินในโรงงานเซมิคอนดักเตอร์ โดยเฉพาะอย่างยิ่งสำหรับการสร้างชิป 5 นาโนเมตรโดยใช้ DUV (Deep อัลตราไวโอเลต) การพิมพ์หิน

ความท้าทายประการแรกที่ต้องแก้ไขคือ "การป้องกันการสั่นสะเทือน"คล้ายกับการป้องกันภาพสั่นไหวในการถ่ายภาพ โดยพยายามลดการสั่นสะเทือนสัมพัทธ์ระหว่างแผ่นเวเฟอร์และหน้ากากระหว่างรับแสง ช่วยให้มั่นใจได้ถึงรูปแบบการรับแสงที่แม่นยำยิ่งขึ้น และคืนความละเอียดที่สูญเสียไปเนื่องจากการสั่น ความท้าทายประการที่สองคือ "ลดการสะท้อนที่ไม่ต้องการให้เหลือน้อยที่สุด" โดยมีเป้าหมายเพื่อขจัดแสงสะท้อนที่ไม่จำเป็นจากพื้นผิวแผ่นเวเฟอร์ระหว่างการเปิดรับแสง การปรับปรุงพารามิเตอร์เหล่านี้แสดงให้เห็นว่าสามารถควบคุม k1 ได้ที่ประมาณ 0.65

เพื่อเพิ่มความละเอียดให้ดียิ่งขึ้น จึงมีการใช้เทคนิคการถ่ายภาพแบบลำแสงคู่ รวมถึงไฟส่องสว่างนอกแกนและมาสก์เปลี่ยนเฟส การส่องสว่างนอกแกนจะปรับมุมของการเกิดแสง เพื่อให้แสงเฉียงเข้าสู่หน้ากาก ด้วยการปรับมุมเหล่านี้ การรบกวนระหว่างลำแสงทั้งสองนี้จะช่วยเพิ่มความละเอียดและเพิ่มระยะชัดลึก มาสก์แบบเปลี่ยนเฟสจะปรับเปลี่ยนมาสก์เพื่อให้เกิดความแตกต่างของเฟส 180 องศาระหว่างแสงที่ส่องผ่านบริเวณโปร่งใสที่อยู่ติดกัน ทั้งสองวิธีสามารถลดค่า k1 ลงครึ่งหนึ่งทีละครึ่งได้ แต่ทั้งสองวิธีอยู่ภายใต้แนวคิดของการถ่ายภาพด้วยลำแสงคู่และไม่สามารถใช้ร่วมกันได้ โดยทั่วไปวิธีการเหล่านี้สามารถลด k1 ลงเหลือประมาณ 0.28

การลด k1 เพิ่มเติมเกี่ยวข้องกับการใช้มาสก์หลายอัน หรือที่เรียกว่าหลายรูปแบบซึ่งเป็นเทคนิคที่แบ่งรูปแบบที่ซับซ้อนระหว่างมาสก์ตั้งแต่สองตัวขึ้นไปโดยมีรูปแบบที่หลวมกว่า โดยสลับค่าแสงบนแผ่นเวเฟอร์ (ดังแสดงในรูปที่ 7)

รูปที่ 7: แผนผังของมาสก์ที่ใช้ในเครื่องพิมพ์หิน 28 นาโนเมตร แสงส่องผ่านรูรับแสงสีขาว ฉายจุดสีเหลืองไปบนโฟโตรีซิสต์บนแผ่นเวเฟอร์ การใช้มาสก์สองตัวสำหรับการรับแสงแยกกัน ช่วยให้สามารถปรับปรุงความละเอียดได้

อย่างไรก็ตาม การเพิ่มเวลาเปิดรับแสงเป็นสองเท่าส่งผลให้อัตราเอาท์พุตเวเฟอร์ต่อชั่วโมง (WPH) ลดลงครึ่งหนึ่ง โดยถือว่ายังคงไม่เปลี่ยนแปลง การสัมผัสหลายครั้งยังลดอัตราผลตอบแทนอีกด้วย เมื่อรวมกับผลผลิตที่ลดลง สิ่งนี้จะสร้างภาระที่ไม่อาจยอมรับได้สำหรับอุตสาหกรรมเซมิคอนดักเตอร์ ซึ่งให้ความสำคัญกับความคุ้มทุนเหนือสิ่งอื่นใด ระยะเวลาการสัมผัสที่เพิ่มขึ้นย่อมส่งผลให้ผลผลิตลดลงอย่างหลีกเลี่ยงไม่ได้ ทำให้อัตราผลตอบแทนเป็นวิธีเดียวที่วิศวกรสามารถช่วยตัวเองได้

ในเครื่องพิมพ์หินแบบแช่ การใช้เทคนิคต่างๆ เช่น การแก้ไขความใกล้เคียงด้วยแสง (OPC) และการปรับแหล่งกำเนิดแสงและมาสก์ร่วมกันให้เหมาะสม สามารถกดค่า k1 ลงไปที่ 0.2 เพื่อให้ได้ความละเอียดที่ 28 นาโนเมตร ด้วยการเปิดรับแสงสองเท่า k1 สามารถลดลงจากเริ่มต้น 0.28 เหลือ 0.14 เพื่อให้ได้ความละเอียด 20 นาโนเมตร การเปิดรับแสงสี่เท่าสามารถลด k1 ลงเหลือ 0.07 ได้อีก โดยได้ความละเอียดประมาณ 10 นาโนเมตร แม้จะเหนือกว่าความละเอียด 11.5 นาโนเมตรของเครื่องพิมพ์หิน EUV ก็ตาม นี่เป็นพื้นฐานทางทฤษฎีสำหรับการพิมพ์หินแบบจุ่ม การสัมผัสหลายครั้ง แนวทางในการบรรลุโหนดขนาด 7 นาโนเมตร 5 นาโนเมตร และแม้แต่ 3 นาโนเมตร

ตารางที่ 4: ความละเอียดที่สามารถทำได้ตามทฤษฎีโดยใช้เทคนิคการเพิ่มความละเอียดต่างๆ สำหรับเครื่องพิมพ์หินแช่ 193 นาโนเมตร

แม้ว่าทฤษฎีจะดูเรียบง่าย แต่การประยุกต์ใช้ในทางปฏิบัตินั้นยังห่างไกลจากความง่าย โดยเฉพาะอย่างยิ่งกับเทคโนโลยีที่สำคัญของ self-aligned multiple patterning (SAMP) ซึ่งช่วยให้สามารถลดค่า k1 ได้อย่างมีนัยสำคัญ กุญแจสำคัญของเทคโนโลยีนี้อยู่ที่ความแม่นยำของการซ้อนทับของเครื่องพิมพ์หิน ซึ่งกำหนดความแม่นยำในการจัดตำแหน่งระหว่างเลเยอร์บนชิป และส่งผลต่อผลผลิตของการสัมผัสหลายครั้ง

วิธีหนึ่งในการปรับปรุงความแม่นยำของการซ้อนทับคือการได้รับสิ่งที่สูงขึ้น ความแม่นยำ อุปกรณ์ต่างๆ เช่น เครื่องพิมพ์หิน 2100i DUV นอกจากนี้ โรงงานเซมิคอนดักเตอร์แต่ละแห่งยังมีชุดเทคนิคเฉพาะของตัวเอง ปัจจุบัน TSMC เป็นบริษัทเดียวในโลกที่สามารถบรรลุประสิทธิภาพการวางซ้อนชิ้นงานเกือบสมบูรณ์แบบด้วยเครื่องจักรเพียงเครื่องเดียว (DCO) โดยใช้การวางซ้อนชิ้นงานหลายเครื่อง (MMO) นอกเหนือจากประสิทธิภาพของเครื่องพิมพ์หิน มีข้อมูลอ้างอิงสองส่วนคือ TSMC ใช้เครื่องพิมพ์หิน MMO:2.5nm 1980ci ที่มีอัตราผลผลิตจากการฉายแสงสี่เท่าเกิน 80% ในขณะที่โรงงานในจีนแผ่นดินใหญ่ที่มีเครื่องพิมพ์หิน MMO:1.5nm 2050i และการฉายแสงสี่เท่าได้บรรลุอัตราผลผลิตใกล้เคียง 50% หลังจากความพยายามอย่างต่อเนื่องเป็นเวลาสองปี

เมื่อปีที่แล้ว Interuniversity Microelectronics Center (IMEC) ในเบลเยียมได้เปิดตัวโครงการทางเทคนิคเพื่อให้ได้มาซึ่งการผลิตขนาด 5 นาโนเมตรโดยใช้เครื่อง Immersion Lithography ที่มีการเปิดรับแสงแปดเท่า

ในเส้นทางเทคโนโลยีอื่นๆ IMEC และ Mentor ร่วมกันพัฒนาเทคโนโลยี Self-Aligned Lithography and Etching (SALELE) ซึ่งไม่จำเป็นต้องใช้โลหะและตัวเก็บประจุซ้ำซ้อนเพิ่มเติม พวกเขายังได้สำรวจวิธีการพิมพ์หินที่เลี่ยงการใช้หน้ากากแบบเดิมๆ โดยมุ่งเน้นไปที่การวิจัยวัสดุ โดยสังเคราะห์โพลีเมอร์ก่อน จากนั้นจึงกระตุ้นให้เกิดปฏิกิริยาทางเคมีจำเพาะผ่านการให้ความร้อนเพื่อให้ได้ "การประกอบตัวเองโดยตรง" (DSA) ซึ่งก่อตัวเป็นโครงสร้างหนึ่งในสี่ของขนาดดั้งเดิม

นอกจากนี้ เนื่องจาก EUV ดูดซึมได้ง่ายและไม่สามารถเพิ่มดัชนีการหักเหของแสง (ค่า n) เช่น DUV ที่มีการแช่น้ำได้ ASML จึงได้รับการปรับปรุงผ่าน High-NA และ Hyper-NA เพื่อปรับปรุง sinθ แต่เส้นทางนี้จะไปถึงขีดจำกัดในท้ายที่สุด ดังนั้น ในกระบวนการผลิตเซมิคอนดักเตอร์ การลด k1 ลงอย่างมากจากการสัมผัสหลายครั้งยังคงเป็นเทคโนโลยีที่สำคัญ ไม่ว่าจะเป็น DUV หรือ EUV นอกจากนี้ยังเน้นย้ำถึงความสำคัญที่เพิ่มขึ้นของการสะสมและ การแกะสลัก อุปกรณ์ AMAT, LAM และ TEL กำลังพัฒนาเทคโนโลยีที่เกี่ยวข้องกันอย่างจริงจัง รวมถึงพัลส์ที่ซับซ้อนมากขึ้น การควบคุมที่ละเอียดยิ่งขึ้น และเครื่องมือไฟฟ้าที่สูงขึ้น โดยเฉพาะอย่างยิ่งเทคโนโลยีการสะสมของชั้นอะตอมมิกและการแกะสลัก ซึ่งจะเปลี่ยนเส้นทางกระบวนการแบบดั้งเดิม

กลับมาที่ตารางความหนาแน่นของทรานซิสเตอร์ในส่วนที่สองของบทความ ไม่ว่าโหนดในอนาคตจะมีป้ายกำกับว่า "3nm" หรือ "N+4" ไม่ได้เป็นจุดสนใจ สิ่งที่สำคัญคือความหนาแน่นของทรานซิสเตอร์ของชิปจะเพิ่มขึ้นอย่างมีนัยสำคัญหรือไม่

บริษัท Skor Micro Semiconductor ได้รับสิทธิบัตรแบบจำลองอรรถประโยชน์ใหม่สำหรับอุปกรณ์ทำความร้อนไทริสเตอร์

Skor มอบสินค้ารุ่นยอดนิยม 20 รุ่นให้ฟรี คว้าโอกาสนี้เพื่อทดแทนสินค้าในประเทศ