हम EUV लिथोग्राफी मशीन के बिना 5nm चिप का उत्पादन कैसे कर सकते हैं?

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2024-07-01 3140

यह सच है कि डीप अल्ट्रावॉयलेट (DUV) लिथोग्राफी मशीनें, जो 20 से ज़्यादा सालों से इस्तेमाल में हैं, अभी भी इस्तेमाल में हैं और आगे बढ़ रही हैं। मल्टी-पैटर्निंग तकनीकों के साथ इमर्शन DUV लिथोग्राफी का इस्तेमाल करके 5nm चिप्स का उत्पादन करना पूरी तरह से संभव है, और यहां तक कि अत्यधिक लागत-बिना-वस्तु परिदृश्यों के तहत संभावित रूप से 3nm भी।

सैद्धांतिक रूप से व्यवहार्य होने और 7nm नोड पर कुछ फैब्स द्वारा आंशिक रूप से मान्य होने के बावजूद, इस दृष्टिकोण को एक साथ संरेखित करने के लिए कई महत्वपूर्ण स्थितियों की आवश्यकता होती है। इनमें से प्रमुख है मल्टी-पैटर्निंग में "ओवरले सटीकता" - कई एक्सपोज़र के बीच पैटर्न का सटीक संरेखण।

इसके अलावा, कई अन्य प्रक्रिया तकनीकें भी काम में आती हैं, जैसे कि फेज़-शिफ्ट मास्क, मॉडल-आधारित ऑप्टिकल प्रॉक्सिमिटी करेक्शन, सेल्फ-अलाइन्ड क्वाड्रुपल पैटर्निंग जैसी नक़्काशी तकनीकें और यहां तक कि उभरती हुई निर्देशित सेल्फ-असेंबली लिथोग्राफी तकनीकें। ये दृष्टिकोण केवल उच्च-रिज़ॉल्यूशन लिथोग्राफी पर निर्भर किए बिना 5nm चिप्स के उत्पादन की संभावनाएँ प्रदान करते हैं।

बेशक, ऐसे तरीकों को अपनाने में उच्च लागत शामिल है, इसलिए सेमीकंडक्टर फ़ैब आमतौर पर उन्नत-प्रक्रिया चिप्स का बड़े पैमाने पर उत्पादन करने के लिए ऐसे चरम उपायों का उपयोग करने से बचते हैं। आखिरकार, मुख्यधारा के समाधान आमतौर पर बाजार की प्रतिस्पर्धा के आधार पर चुने जाते हैं, यह सुनिश्चित करते हुए कि केवल सबसे व्यावसायिक रूप से व्यवहार्य विनिर्माण विधियाँ ही टिकी रहें।

आइए कुछ आधारभूत ज्ञान से शुरुआत करें, लेकिन यदि आपके पास पहले से ही प्रोसेस नोड्स की व्यवस्थित समझ है तो इस भाग को छोड़ दें।

क्या 5nm सिर्फ शब्दों का खेल है?

यह समझने के लिए कि क्या मल्टी-पैटर्निंग के साथ संयुक्त इमर्शन लिथोग्राफी 5nm प्राप्त कर सकती है, हमें पहले यह स्पष्ट करना होगा कि "5nm" का क्या अर्थ है। हाल ही में, इस विषय पर नए सिरे से बहस शुरू हुई है, जिसमें दावा किया गया है कि ASML ने सेमीकंडक्टर फ़ैब्स की रणनीतियों को उजागर किया है।

लाइन की चौड़ाई के विषय में गहराई से जाने से पहले, इस संदर्भ में ट्रांजिस्टर की भूमिका और लाइन की चौड़ाई के महत्व को समझना महत्वपूर्ण है।

ट्रांजिस्टर परिपथों के चालन और कटऑफ को नियंत्रित करने के लिए एक गेट का उपयोग करते हैं: चालन '1' को दर्शाता है, जबकि कटऑफ '0' को दर्शाता है, जिससे बाइनरी गणना संभव होती है। गेट की लंबाई (या चैनल की लंबाई) सीधे तौर पर प्रभावित करती है कि ट्रांजिस्टर के स्रोत और ड्रेन के बीच धारा कितनी तेज़ी से प्रवाहित हो सकती है। छोटी गेट लंबाई ट्रांजिस्टर के प्रदर्शन को बढ़ाती है, जिससे धारा का प्रवाह तेज़ होता है और इस प्रकार चिप का प्रदर्शन बेहतर होता है।

चित्र 1: MOSFET (धातु-ऑक्साइड-अर्धचालक क्षेत्र-प्रभाव ट्रांजिस्टर) की समतलीय संरचना का योजनाबद्ध आरेख।

अतीत में, ट्रांजिस्टर गेट की लंबाई को लाइन की चौड़ाई के रूप में परिभाषित किया जाता था, जो प्रक्रिया नोड नामों के साथ संरेखित होती थी, जहां लिथोग्राफी, निक्षेपण, नक्काशी और प्रसार लाइन की चौड़ाई को कम करने के लिए केंद्रीय प्रक्रियाएं थीं।

फिनफेट और नैनोशीट जैसी त्रि-आयामी ट्रांजिस्टर संरचनाओं के उद्भव के साथ, सेमीकंडक्टर उद्योग ने समतुल्य प्रदर्शन पर जोर देने पर ध्यान केंद्रित किया है। 14nm के रूप में लेबल किए जाने के बावजूद, इन प्रौद्योगिकियों में गेट की लंबाई 14nm से कहीं अधिक है। उदाहरण के लिए, इंटेल की 14nm प्रक्रिया में 24nm की गेट लंबाई है, जबकि TSMC की 7nm प्रक्रिया में 22nm की गेट लंबाई है।

दूसरी ओर, लाइन की चौड़ाई अकेले ट्रांजिस्टर घनत्व को मापने के लिए एक विशिष्ट पैरामीटर के रूप में काम नहीं करती है। ऐसा इसलिए है क्योंकि छोटी लाइन चौड़ाई के साथ भी, यदि गेट्स के बीच की दूरी बड़ी है, तो प्रति इकाई क्षेत्र में समायोजित किए जा सकने वाले ट्रांजिस्टर की संख्या सीमित रहती है। घटक लघुकरण को सटीक रूप से दर्शाने के लिए, एक और महत्वपूर्ण मीट्रिक काम में आता है - पिच, जैसा कि नीचे दिए गए आरेख में दिखाया गया है। उदाहरण के लिए, जहाँ पहले 9 ट्रांजिस्टर एक इकाई क्षेत्र में फिट होते थे, पिच को कम करने से 10 ट्रांजिस्टर को समायोजित करने की अनुमति मिलती है।

चित्र 2: लाइन की चौड़ाई/गेट की लंबाई, पिच और अर्ध-पिच के बीच संबंध।

1990 के दशक में, 0.35μm से पहले, प्रक्रिया नोड्स, आधा पिच (पिच का आधा हिस्सा), और गेट की लंबाई सभी संरेखित थे। हालाँकि, विचलन इसके बाद अर्ध-पिच, गेट की लंबाई और नोड्स के बीच अंतर सामने आया। नोड्स, अर्ध-पिच और गेट लंबाई के संबंध और विकास को निम्नलिखित चार्ट से स्पष्ट रूप से देखा जा सकता है।

तालिका 1: विभिन्न वर्षों में प्रक्रिया नोड्स, अर्ध-पिच और गेट लंबाई का पत्राचार, इकाइयाँ: एनएम

प्रारंभिक विषय पर लौटते हुए, जब हम 5nm के बारे में बात करते हैं, तो हम वास्तव में इसकी वास्तविक लाइन चौड़ाई के बजाय इसके प्रोसेस नोड की बात कर रहे होते हैं।

बहुत से लोग यह कहना पसंद करते हैं कि आज विभिन्न सेमीकंडक्टर दिग्गजों द्वारा दावा किए गए नैनोमीटर मान केवल मार्केटिंग शब्द हैं। सख्ती से कहें तो, यह बीस साल पहले सभी प्रोसेस नोड्स के लिए सच था। दस साल पहले, जब उद्योग ने 14nm FinFET त्रि-आयामी संरचनाओं के युग में प्रवेश किया, तो इसने नोड्स, पिच, गेट की लंबाई और लाइन की चौड़ाई के बीच के संबंध को पूरी तरह से तोड़ दिया।

एकीकृत मानक के बिना, कंपनियाँ स्वाभाविक रूप से अवधारणाओं के साथ खेलने के लिए इन शब्दों का उपयोग करती हैं। सैमसंग ने अपने 14nm नोड के साथ अग्रणी भूमिका निभाई, जिससे TSMC को तुरंत इसका अनुसरण करने के लिए प्रेरित किया, हालाँकि उन्होंने रूढ़िवादी रूप से इसे 16nm के रूप में लेबल किया। केवल इंटेल, मूर के नियम के स्व-घोषित दृढ़ अनुयायी, ने 2021 तक लाइन की चौड़ाई के लिए पारंपरिक नामकरण परंपराओं का हठपूर्वक पालन किया, जब उन्होंने अंततः प्रतियोगियों के साथ संरेखित करने के लिए अपने नोड नामकरण को संशोधित किया।

लेकिन क्या इसमें कोई समस्या है? वास्तव में, इसमें कोई समस्या ही नहीं है।

ट्रांजिस्टर लंबे समय से समतलीय संरचनाओं से त्रि-आयामी संरचनाओं में परिवर्तित हो चुके हैं। यदि हम लाइन की चौड़ाई की अवधारणा को ट्रांजिस्टर घनत्व (MTr/mm2, अर्थात प्रति वर्ग मिलीमीटर दस लाख ट्रांजिस्टर) में परिवर्तित करें, तो हम पाते हैं कि मूर का नियम लुप्त नहीं हुआ है; यह एक अलग रूप में कार्य करना जारी रखता है—प्रति इकाई क्षेत्र ट्रांजिस्टर का घनत्व लगातार बढ़ता रहा है। मूर के नियम में मूल रूप से कहा गया था कि "प्रति चिप ट्रांजिस्टर की संख्या हर 18 महीने में दोगुनी हो जाती है।"

सेमीकंडक्टर उद्योग में ट्रांजिस्टर घनत्व की लड़ाई

ट्रांजिस्टर के विभिन्न विशिष्ट आयाम विविध और जटिल हैं, प्रत्येक निर्माता की डिज़ाइन परिभाषाएँ अलग-अलग हैं। नतीजतन, एक ही प्रक्रिया प्रौद्योगिकी का उपयोग करने वाले विभिन्न निर्माताओं के उत्पाद पूरी तरह से तुलनीय नहीं हो सकते हैं।

वर्तमान में, विनिर्माण प्रक्रियाओं में अंतर की तुलना करने का एकमात्र सहज तरीका मूर के नियम के सार पर लौटना और ट्रांजिस्टर घनत्व की तुलना करना है - अर्थात प्रति इकाई क्षेत्र में ट्रांजिस्टर की संख्या।

तालिका 2: प्रमुख वेफर फाउंड्रीज़ के लिए विभिन्न नोड्स पर प्रति वर्ग मिलीमीटर ट्रांजिस्टर घनत्व, आंशिक डेटा तृतीय पक्षों से प्राप्त

तालिका में दिए गए आंकड़ों के अनुसार, 14nm नोड पर, इंटेल, TSMC और सैमसंग प्रति वर्ग मिलीमीटर लगभग 0.3 बिलियन ट्रांजिस्टर प्राप्त करते हैं।

10nm से शुरू करते हुए, इंटेल ने अपने 14nm+++ को इंटेल 10 में रीब्रांड किया, नाम को अपडेट रखा लेकिन ट्रांजिस्टर घनत्व को प्रतिस्पर्धियों के बीच सबसे कम कर दिया। सैमसंग ने अपने 10nm को 8nm नोड में अनुकूलित किया, जो लगभग TSMC के स्तर से मेल खाता है।

2018 में, TSMC ने इमर्शन लिथोग्राफी (7Ci) और क्वाड पैटर्निंग का उपयोग करके 1980nm उत्पादन में अग्रणी भूमिका निभाई। सैमसंग ने एक साल बाद EUV लिथोग्राफी के साथ मुकाबला किया, लेकिन अपरिचितता के कारण उपज संबंधी समस्याओं का सामना करना पड़ा, जिसके कारण उन्हें सैमसंग फोन के लिए अपने ओरियन चिप्स को छोड़ना पड़ा, इसके बजाय TSMC की तुलना में 30% कम लागत पर क्वालकॉम चिप्स का उपयोग करना चुना, जिससे क्वालकॉम एक प्रमुख ग्राहक के रूप में बना रहा। इस बीच, इंटेल अभी भी 14nm+++ से प्रदर्शन को निचोड़ रहा था, जबकि TSMC ने 7nm के साथ अपना प्रभुत्व कायम किया।

DUV-आधारित N7, N7P से EUV-आधारित N7+ और N7 तक TSMC के 6nm विकास ने ट्रांजिस्टर घनत्व को 0.91 से 1.16 बिलियन तक बढ़ाया। सैमसंग 0.95 बिलियन तक पहुंच गया, जबकि इंटेल ने 1 में केवल 2020 बिलियन ट्रांजिस्टर घनत्व हासिल किया।

2020 में, सैमसंग ने 5nm उत्पादन की घोषणा की ट्रांजिस्टर घनत्व में मामूली वृद्धि के साथ 0.95 बिलियन से 1.27 बिलियन तक, और उनके उन्नत 4nm संस्करण ने 1.37 बिलियन ट्रांजिस्टर प्राप्त किए, TSMC के प्रारंभिक 5nm 1.5 बिलियन से कम और 4 बिलियन पर बेहतर N1.8P, जो 7nm से काफी बेहतर था। सैमसंग को 3nm नोड पर भी ऐसी ही चुनौतियों का सामना करना पड़ा।

2021 में, इंटेल ने अपने नोड्स का नाम बदल दिया: 10nm इंटेल 7 बन गया, 7nm इंटेल 4 बन गया, और आगे के नोड्स को इंटेल 3, इंटेल 20A और इंटेल 18A में परिष्कृत किया गया। सीईओ पैट जेल्सिंगर के रोडमैप का लक्ष्य पांच वर्षों में तीन नोड्स को जीतना था, हालांकि इंटेल 7 ने पहले ही अपने 10nm का लाभ उठाया था, और इंटेल 4 और इंटेल 3 एक ही नोड के परिष्कृत संस्करण का प्रतिनिधित्व करते थे।

वर्तमान समझ के आधार पर, इंटेल 18A के साथ इंटेल की प्रगति कम से कम 2026 तक विलंबित होने की संभावना हैजबकि TSMC की पहली पीढ़ी के 2nm का उत्पादन 2025 के अंत तक शुरू हो सकता है। 19 की शुरुआत में एप्पल की A2025 चिप संभवतः TSMC की 2nm उपज दरों पर निर्भर करेगी, जो कि मामूली सुधार के साथ पहली पीढ़ी के 3nm A17 के शीघ्र रिलीज के बाद होगी। उल्लेखनीय रूप से, टीएसएमसी में एन4पी और एन3बी घनत्व मामूली वृद्धि के साथ क्रमशः 1.8 बिलियन और 1.9 बिलियन थे।

एप्पल इस साल रणनीति बदल सकता है, जिससे TSMC को 3nm क्षमता में गहराई से खोज करने के लिए प्रेरित किया जा सके। N18P को अपनाने वाले A3 में घनत्व में 1.9 बिलियन से 2.8 बिलियन ट्रांजिस्टर की वृद्धि हुई है, जबकि A17 में अभी भी 3nm है, जिसमें प्रतिस्पर्धी घनत्व 1.8 बिलियन से कम है और छोटे बैचों में कम उपज है।

एक उल्लेखनीय प्रवृत्ति मूर के नियम का 18 से 24 महीने तक विस्तार है, जो 30nm के बाद 7 महीने तक धीमा हो जाता है, 7 में 2018nm उत्पादन, 5 में 2020nm, 3 में 2023nm और 2 में 2025nm का अनुमान है, जो लगभग हर दो से तीन साल में प्रगति करता है। तकनीकी रूप से, 1.4nm इस गति को बनाए रख सकता है, लेकिन 1nm से परे, नोड उन्नति 40 महीने से अधिक तक बढ़ सकती है, लाइनविड्थ को कम करते समय ट्रांजिस्टर की संख्या पर सकारात्मक प्रभाव पड़ता है।

अगले 20 वर्षों में, चिप ट्रांजिस्टर की कुल संख्या में तीव्र वृद्धि जारी रहेगी, जो संभवतः एकल-चिप शक्ति पर मूल मूर के नियम के अनुमानों को पार कर जाएगी, जिसका उदाहरण TSMC का यह पूर्वानुमान है कि अगले दशक में GPU पर एक ट्रिलियन ट्रांजिस्टर होंगे। भविष्य की प्रगति केवल प्रक्रिया संवर्द्धन पर ही निर्भर नहीं होगी, बल्कि अनुकूलित 3D संरचनाओं, नई 2D सामग्रियों और उन्नत पैकेजिंग तकनीकों पर भी निर्भर करेगी। बढ़ाने ट्रांजिस्टर प्रभावी ढंग से गिना जाता है।

बड़े पैमाने पर उत्पादन और उपज दर एक अस्पष्ट क्षेत्र बन गया है।

तालिका 3: प्रौद्योगिकी रोडमैप के अनुसार प्रमुख वेफर फैब्स की उत्पादन समय-सीमा 32/28nm और 14nm के बीच है, जिसमें 22nm पर एक अतिरिक्त नोड है।

अतीत में, इंटेल, सैमसंग और TSMC के बीच भयंकर प्रतिस्पर्धा में सबसे पहले बड़े पैमाने पर उत्पादन करना एक महत्वपूर्ण लाभ था। जो भी पहले बड़े पैमाने पर उत्पादन कर लेता था, उसे महत्वपूर्ण बढ़त मिल जाती थी।

हालाँकि, आज, प्रत्येक कंपनी अपने प्रोसेस नोड्स को कैसे परिभाषित करती है, इसमें बहुत बड़ी असमानता है। उदाहरण के लिए, जबकि सभी 5nm पर होने का दावा करते हैं, ट्रांजिस्टर घनत्व में भारी अंतर हो सकता है। इस दृष्टिकोण से, इंटेल टीएसएमसी के लिए थोड़ा खतरा पैदा करता है, जबकि सैमसंग प्रतिस्पर्धी दौड़ से काफी हद तक बाहर हो गया है।

सैमसंग की रणनीति में उपज दरों में हेरफेर करना शामिल है। नए नोड पर उत्पादन-योग्य उपज क्या है, यह सबसे अस्पष्ट पहलू है। TSMC के दृष्टिकोण के अनुसार, वास्तविक उत्पादन तब होता है जब बाहरी ग्राहक ऑर्डर देते हैं और वर्तमान उपज स्तरों पर अपने उत्पाद सफलतापूर्वक प्राप्त करते हैं - एक अवधारणा जिसे वाणिज्यिक उत्पादन के रूप में जाना जाता है।

सैमसंग में, प्रत्येक नए नोड के लिए प्रारंभिक ग्राहक आमतौर पर आंतरिक होते हैं, तथा जोखिमपूर्ण उत्पादन कम उत्पादन स्तर पर शुरू होता है, जबकि बड़े पैमाने पर उत्पादन की सार्वजनिक घोषणा की जाती है।

विकास के दौरान एकल-अंकीय उपज दरों के आधार पर बड़े पैमाने पर उत्पादन की घोषणा करना पूरी तरह से प्रचारात्मक है और इसमें कोई ठोस महत्व नहीं है। ऐसे मामलों में जहां उपज दरें अपर्याप्त हैं, ग्राहक आमतौर पर दोषपूर्ण वेफ़र्स की लागत वहन करते हैं। समान घनत्व को देखते हुए, ग्राहक सबसे अधिक उपज दर देने वाले फ़ैब के साथ तरजीह से ऑर्डर देते हैं। ऐसी स्थिति में जहां घनत्व और उपज दर दोनों ही पिछड़ जाती हैं, केवल कम अनुबंध शुल्क ही छिटपुट ग्राहकों को आकर्षित कर सकता है, फिर भी यह दृष्टिकोण वेफर फैब के लिए कोई लाभ उत्पन्न करने में विफल रहता है।

यह ध्यान रखना महत्वपूर्ण है कि निर्माता कभी-कभी 60% या 80% तक की उपज दर का खुलासा करते हैं, लेकिन ये आंकड़े अक्सर खनन रिग के लिए ASIC जैसे सरल चिप्स से संबंधित होते हैं। इसके विपरीत, मोबाइल एप्लिकेशन प्रोसेसर (AP) जैसे जटिल चिप्स के लिए उपज दर 50% से कम हो सकती है, और GPU जैसे बड़े क्षेत्र वाले चिप्स के लिए, यह 20% से थोड़ा अधिक हो सकती है।

यहां तक कि समान 7nm प्रक्रिया के साथ भी, उत्पाद के आधार पर उपज दरें काफी भिन्न हो सकती हैं। निर्माता अपने सर्वोत्तम आंकड़ों को उजागर करने की कोशिश करते हैं, जबकि
कम अनुकूल डेटा को रोकना, एक आम उद्योग अभ्यास।

वेफर फैब्स में बड़े पैमाने पर उत्पादन और उपज दरों का समय हेरफेर के लिए एक ग्रे क्षेत्र है। यह तुलना सरल प्रक्रिया नोड तुल्यता से परे है और इसमें प्रति इकाई क्षेत्र में ट्रांजिस्टर घनत्व और वाणिज्यिक ग्राहक ऑर्डर प्राप्त करने के लिए आवश्यक वास्तविक समय और उपज दर शामिल है - यह वास्तविक वाणिज्यिक उत्पादन को परिभाषित करता है।

2020 में, सैमसंग ने 5nm चिप्स के बड़े पैमाने पर उत्पादन की घोषणा की, जो अपने प्रतिद्वंद्वियों से आगे निकल गया। हालाँकि, ट्रांजिस्टर घनत्व और उपज दरों की तुलना करने पर एक पूरी तरह से अलग परिणाम सामने आता है।

हम EUV के बिना 5nm कैसे प्राप्त कर सकते हैं?

पिछले अनुभागों में, हमने अतीत और वर्तमान में 5nm की अवधारणाओं पर चर्चा की। सीधे शब्दों में कहें तो, 20 साल पहले, 5nm का मतलब ट्रांजिस्टर की लाइनविड्थ और गेट लंबाई से था। हालाँकि, आज, 5nm निर्माण प्रक्रिया में एक प्रतीकात्मक नोड का प्रतिनिधित्व करता है। प्रगति का सही माप केवल इस प्रतीक के बजाय प्रति इकाई क्षेत्र में ट्रांजिस्टर घनत्व में निहित है।

इसके बाद, हम चर्चाओं की एक श्रृंखला के माध्यम से बताएंगे कि EUV लिथोग्राफी के बिना तथाकथित "5nm" और "3nm" कैसे प्राप्त किया जाए। डॉ. लिन बेंजियन का व्याख्यान "ऑप्टिकल माइक्रोलिथोग्राफी आईसी को लाखों गुना छोटा कर देती है" इस विषय पर विस्तृत जानकारी प्रदान करता है। हम एक मौलिक ऑप्टिकल रिज़ॉल्यूशन फ़ॉर्मूले से शुरू करेंगे (संकेत: किसी उन्नत गणित की आवश्यकता नहीं है, समझने के लिए पढ़ते रहें):

अर्ध पिच = k1λ / sinθ.

अर्ध पिच: जैसा कि लेख के चित्र 2 में दर्शाया गया है, यह पिच के आधे भाग को संदर्भित करता है, जो कि लाइनविड्थ/गेट लंबाई प्लस लाइनों के बीच की दूरी है, जिसे 1/2 से गुणा किया जाता है।

k1: प्रक्रिया से संबंधित एक गुणांक, जो हाफ पिच को कम करने के लिए महत्वपूर्ण है, जो सभी सेमीकंडक्टर फैब लिथोग्राफी इंजीनियरों का प्राथमिक ध्यान और हमारी चर्चा का मूल है।

λ: लिथोग्राफी में प्रयुक्त प्रकाश स्रोत की तरंगदैर्घ्य, जो कि g-लाइन के लिए 436nm से घटकर EUV के लिए 13.5nm हो गई है, यह लिथोग्राफी उपकरण निर्माताओं द्वारा अपनाया गया लक्ष्य है।

sinθ: उस कोण से संबंधित है जिस पर लेंस प्रकाश को इमेजिंग तल पर केन्द्रित करता है, मुख्य रूप से लेंस द्वारा ही निर्धारित किया जाता है, यह लिथोग्राफी उपकरण निर्माताओं के लिए भी एक लक्ष्य है।

हालाँकि, चूँकि अलग-अलग माध्यमों में प्रकाश की तरंगदैर्घ्य बदलती रहती है, इसलिए रिज़ॉल्यूशन बढ़ाने के तरीके पर विचार करते समय, लेंस और वेफ़र के बीच के माध्यम के अपवर्तनांक (n) को भी ध्यान में रखना चाहिए। इस प्रकार, सूत्र बन जाता है अर्ध पिच = k1λ / (n sinθ) (नोट: n sinθ लिथोग्राफी उपकरण का संख्यात्मक एपर्चर (NA) है)।

चित्र 3: लेंस प्रणाली के माध्यम से प्रकाश फोकसिंग और इमेजिंग का योजनाबद्ध आरेख, जहां n माध्यम के अपवर्तनांक को दर्शाता है, और θ लेंस के फोकसिंग कोण को दर्शाता है।

एक 193nm इमर्शन लिथोग्राफी मशीन का उदाहरण लेते हुए, जिसमें k1 मान 0.28, जल का अपवर्तनांक (n) 1.44, तथा sinθ 0.93 है, हाफ पिच गणना (0.28 × 193) / (1.44 × 0.93) = 54.04 / 1.3392 ≈ 40nm है, जो 40nm के रिज़ॉल्यूशन को दर्शाता है.

इसलिए, लिथोग्राफी मशीनों का रिज़ोल्यूशन बढ़ाने के लिएसूत्र में हर को बढ़ाकर या अंश को घटाकर चरों में समायोजन किया जा सकता है, इससे चार संभावनाएँ सामने आती हैं: sinθ को बेहतर बनाने के लिए फोकसिंग कोण को बढ़ाना, माध्यम के अपवर्तनांक (n) को बढ़ाना, k1 गुणांक को कम करना, या कम समय वाले प्रकाश स्रोत का उपयोग करना तरंगदैर्ध्य (λ). इन विकल्पों में से, k1 गुणांक को कम करना वर्तमान में अर्धचालक द्वारा अपनाई गई सबसे महत्वपूर्ण सफलताओं में से एक है फेबस और इस पर ध्यान केन्द्रित करने की आवश्यकता है।

sinθ बढ़ाना: जटिल और बड़े लेंस विकसित करना

sinθ लेंस द्वारा प्रकाश को केन्द्रित करने वाले कोण से निर्धारित होता है, तथा उच्च sinθ उच्च रिज़ॉल्यूशन से मेल खाता है। लिथोग्राफी मशीनों में उपयोग किए जाने वाले लेंस विभिन्न आकारों, मोटाई और वक्रता में आते हैं। उन्हें सावधानीपूर्वक स्टैक किया जाता है और सटीक गणना के बाद जोड़ा जाता है, जिसके लिए अक्सर क्रेन इंस्टॉलेशन की आवश्यकता होती है। वर्तमान में, लिथोग्राफी मशीनों के लेंस सिस्टम की लागत लगभग $60 मिलियन है, जिसमें EUV लेंस सिस्टम की कीमत $100 मिलियन से अधिक है।

चित्र 4: 0.9NA लिथोग्राफी मशीन लेंस प्रणाली, जहाँ NA (संख्यात्मक एपर्चर) = n × sin θ

इसे इतना जटिल बनाने का उद्देश्य sinθ को सैद्धांतिक अधिकतम 1 के जितना संभव हो सके उतना करीब लाना है।

वर्तमान में, ArF लिथोग्राफी मशीन लेंस 0.93 का sinθ मान प्राप्त कर सकते हैं, जबकि EUV लिथोग्राफी मशीनें केवल 0.33 तक ही पहुँच सकती हैं। हाइपर-एनए EUV का लक्ष्य 0.75 है, जो ASML का अंतिम लक्ष्य भी है। यदि भविष्य में कोई नई तकनीकी सफलता नहीं मिलती है, तो यह संभावित रूप से सेमीकंडक्टर चिप्स के लिए भौतिक लिथोग्राफी तकनीक के अंत को चिह्नित कर सकता है।

कमी वेवलेंथसामग्री और लेंस का सटीक मिलान।

तरंगदैर्घ्य को छोटा करना मुख्य रूप से प्रकाश स्रोत को बदलने पर निर्भर करता है, जैसे कि जी-लाइन, आई-लाइन यूवी (पराबैंगनी), केआरएफ, एआरएफ डीयूवी (गहरी पराबैंगनी), और वर्तमान में, 13.5 एनएम की तरंगदैर्घ्य पर ईयूवी (चरम पराबैंगनी)। तरंगदैर्घ्य को और छोटा करने से एक्स-रे उत्पन्न होते हैं।

प्रकाश स्रोत को बदलने से वांछित तरंगदैर्घ्य प्राप्त किया जा सकता है, लेकिन लेंस की सामग्री को भी तदनुसार समायोजित किया जाना चाहिए, क्योंकि तरंगदैर्घ्य कम होने पर सामग्री के विकल्प कम उपलब्ध होते हैं।

एक अन्य समाधान में लेंस असेंबली (नीचे दिए गए आरेख में पीला भाग) में दर्पणों को शामिल करना शामिल है। ऐसी लेंस असेंबली को परावर्तक-अपवर्तक ऑप्टिकल सिस्टम के रूप में जाना जाता है। प्रकाश तरंगदैर्ध्य के बावजूद, दर्पण सतहों पर घटना और परावर्तन कोण समान होते हैं। लेंस को दर्पणों से प्रतिस्थापित करके, प्रकाश तरंग बैंडविड्थ के लिए सहनशीलता को बढ़ाया जा सकता है।

चित्र 5: 193nm ArF लिथोग्राफी मशीनों में प्रयुक्त लेंस प्रणाली, जिसमें लेंस संयोजनों के बीच दर्पण सम्मिलित हैं, जैसा कि चित्र में दिखाया गया है।

जब EUV की 13.5nm तरंगदैर्घ्य की बात आती है, तो संपूर्ण लेंस सिस्टम दर्पणों का उपयोग करता है, जिसे पूर्ण परावर्तक ऑप्टिकल सिस्टम के रूप में जाना जाता है। इस सिस्टम को इस तरह से डिज़ाइन किया जाना चाहिए कि प्रकाश की किरणें दर्पणों को बाधित किए बिना गुजर सकें। इसके अतिरिक्त, लेंस ट्रांसमिशन कोणों में त्रुटियों की सहनशीलता की तुलना में, दर्पण प्रतिबिंब कोणों के लिए बहुत अधिक सटीकता की आवश्यकता होती है।

प्रकाश स्रोत को बदलने से न केवल लेंस की सामग्री प्रभावित होती है, बल्कि फोटोरेसिस्ट के लिए सामग्री भी प्रभावित होती है, जिसमें रासायनिक गुण, पारदर्शिता, प्रकाश संवेदनशीलता और अन्य विशेषताएं शामिल होती हैं। यह एक महत्वपूर्ण कार्य है, जिसके लिए विनिर्माण प्रक्रिया में विभिन्न परतों को संबोधित करने के लिए कई सामग्रियों और फॉर्मूलेशन की आवश्यकता होती है। इनमें से, लागत प्रभावी विनिर्माण के लिए प्रकाश संवेदनशीलता महत्वपूर्ण है, क्योंकि प्रति चिप कुछ सेकंड अधिक एक्सपोज़र समय भी असहनीय लागत माना जाता है।

अपवर्तनांक (n) बढ़ाना: विसर्जन लिथोग्राफी तकनीक

रिज़ॉल्यूशन को बढ़ाने की खोज में, एक अन्य दृष्टिकोण में लेंस और वेफर के बीच माध्यम को समायोजित करना शामिल है। TSMC के अनुसंधान के उप निदेशक, लिन बेंजियन द्वारा प्रस्तावित विसर्जन लिथोग्राफी तकनीक, हवा से माध्यम को प्रतिस्थापित करती है, जिसका अपवर्तनांक 1 के करीब है, पानी से, जिसका अपवर्तनांक 1.44 है। यह प्रभावी रूप से समतुल्य तरंगदैर्ध्य को 193nm से घटाकर लगभग 134nm कर देता है, जिसे माध्यम के अपवर्तनांक द्वारा मापा जाता है।

चित्र 6: शुष्क लिथोग्राफी प्रणालियों और विसर्जन लिथोग्राफी प्रणालियों के बीच अंतर

इमर्शन लिथोग्राफी तकनीक सेमीकंडक्टर प्रक्रियाओं को लेंस और वेफर के बीच पानी डालकर उसी तरंगदैर्ध्य और मास्क का उपयोग जारी रखने की अनुमति देती है। सिद्धांत सीधा है, लेकिन चुनौती व्यावहारिक कार्यान्वयन में है। उदाहरण के लिए, विसर्जन प्रणालियों में, DI पानी (डीआयनाइज्ड पानी) में हवा के बुलबुले बन सकते हैं, जिन्हें पूरी तरह से हटाया जाना चाहिए। इसके अलावा, पानी को समान वितरण सुनिश्चित करने और इमेजिंग गुणवत्ता बनाए रखने के लिए तेजी से और समान रूप से बहना चाहिए।

जैसा कि हमने जाना है, ASML की इमर्शन लिथोग्राफी मशीन, अल्फा टूल, TSMC की नानके सुविधा में लिन बेंजियन की टीम के साथ दो साल से अधिक की अवधि में विशेष रूप से 7-8 संशोधनों से गुज़री। अल्फा मशीन को पूरा करने के बाद भी, बीटा संस्करण के लिए अनगिनत वेफ़र्स को संसाधित करने के लिए वेफ़र फ़ैब में व्यापक जनशक्ति की आवश्यकता थी, जिससे शुरुआती दोष हज़ारों से सैकड़ों या दसियों तक कम हो गए और अंततः शून्य हो गए। यह प्रक्रिया कठिन और मांग वाली थी।

k1 को कम करना: रिज़ॉल्यूशन एन्हांसमेंट तकनीक (RET)।

रिज़ॉल्यूशन में सुधार करने का अंतिम तरीका k1 मान को कम करना है, जो सेमीकंडक्टर फ़ैब्स में लिथोग्राफी प्रक्रिया इंजीनियरों के लिए महत्वपूर्ण है, विशेष रूप से DUV (डीप) का उपयोग करके 5nm चिप्स बनाने के लिए पराबैंगनी) लिथोग्राफी.

पहली चुनौती "कंपन रोकथाम" हैफोटोग्राफी में इमेज स्टेबिलाइज़ेशन के समान, जहाँ एक्सपोज़र के दौरान वेफर और मास्क के बीच सापेक्ष कंपन को कम करने का प्रयास किया जाता है। यह अधिक सटीक एक्सपोज़र पैटर्न सुनिश्चित करता है और कंपन के कारण खोए गए रिज़ॉल्यूशन को पुनर्स्थापित करता है। दूसरी चुनौती है "अवांछित प्रतिबिंबों को न्यूनतम करना" इसका उद्देश्य एक्सपोज़र के दौरान वेफर सतह से अनावश्यक प्रतिबिंबों को खत्म करना है। इन मापदंडों में सुधार से पता चला है कि k1 को लगभग 0.65 तक नियंत्रित किया जा सकता है।

रिज़ोल्यूशन को और बेहतर बनाने के लिए, दोहरे बीम इमेजिंग तकनीक का उपयोग किया जाता है, ऑफ-एक्सिस रोशनी और चरण-शिफ्टिंग मास्क शामिल हैं। ऑफ-एक्सिस रोशनी प्रकाश की घटना के कोण को समायोजित करती है, जिससे तिरछा प्रकाश मास्क में प्रवेश कर सकता है। इन कोणों को समायोजित करके, इन दो किरणों के बीच हस्तक्षेप संकल्प को बढ़ाता है और क्षेत्र की गहराई को बढ़ाता है। चरण-शिफ्टिंग मास्क आसन्न पारदर्शी क्षेत्रों से गुजरने वाले प्रकाश के बीच 180-डिग्री चरण अंतर को पेश करने के लिए मास्क को संशोधित करते हैं। दोनों दृष्टिकोण व्यक्तिगत रूप से k1 मान को आधा कर सकते हैं, लेकिन वे दोहरे-बीम इमेजिंग की अवधारणा के अंतर्गत आते हैं और उनका एक साथ उपयोग नहीं किया जा सकता है। ये विधियाँ आमतौर पर k1 को लगभग 0.28 तक कम कर सकती हैं।

k1 को और अधिक कम करने के लिए कई मास्क का उपयोग किया जाता है, जिन्हें मल्टीपल पैटर्निंग के रूप में जाना जाता है, एक तकनीक जिसमें जटिल पैटर्न को दो या अधिक मास्क के बीच विभाजित किया जाता है, जिसमें ढीले पैटर्न होते हैं, तथा वेफर पर एक्सपोज़र को बारी-बारी से बदला जाता है (जैसा कि चित्र 7 में दिखाया गया है)।

चित्र 7: 28nm लिथोग्राफी मशीन में उपयोग किए जाने वाले मास्क का योजनाबद्ध आरेख। प्रकाश सफ़ेद एपर्चर से होकर गुज़रता है, और वेफ़र पर फ़ोटोरेज़िस्ट पर पीले डॉट्स को प्रोजेक्ट करता है। अलग-अलग एक्सपोज़र के लिए दो मास्क का उपयोग करके, रिज़ॉल्यूशन में वृद्धि हासिल की जाती है।

हालांकि, एक्सपोज़र समय को दोगुना करने से प्रति घंटे वेफर (WPH) आउटपुट दर आधी हो जाती है, यह मानते हुए कि यह अपरिवर्तित रहता है। कई एक्सपोज़र से उपज दर भी कम हो जाती है। जब कम आउटपुट के साथ जोड़ा जाता है, तो यह सेमीकंडक्टर उद्योग के लिए असहनीय बोझ पैदा करता है, जो लागत दक्षता को हर चीज से ऊपर रखता है। बढ़ा हुआ एक्सपोज़र समय अनिवार्य रूप से कम पैदावार की ओर ले जाता है, जिससे उपज दर ही एकमात्र तरीका बन जाता है जिससे इंजीनियर खुद को बचा सकते हैं।

इमर्शन लिथोग्राफी मशीनों पर, ऑप्टिकल प्रॉक्सिमिटी करेक्शन (OPC) और प्रकाश स्रोतों और मास्क के संयुक्त अनुकूलन जैसी तकनीकों का उपयोग k1 मानों को 0.2 तक नीचे धकेल सकता है, जिससे 28nm का रिज़ॉल्यूशन प्राप्त होता है। डबल एक्सपोज़र के साथ, k1 को शुरुआती 0.28 से घटाकर 0.14 किया जा सकता है, जिससे 20nm का रिज़ॉल्यूशन प्राप्त होता है। चौगुना एक्सपोजर k1 को 0.07 तक कम कर सकता है, जिससे लगभग 10nm का रिज़ॉल्यूशन प्राप्त होता है, यहाँ तक कि EUV लिथोग्राफी मशीनों के 11.5nm रिज़ॉल्यूशन को भी पार कर जाता है। यह इमर्शन लिथोग्राफी के लिए सैद्धांतिक आधार बनाता है कई जोखिम 7nm, 5nm, और यहां तक कि 3nm नोड्स को प्राप्त करने में दृष्टिकोण।

तालिका 4: 193nm इमर्शन लिथोग्राफी मशीनों के लिए विभिन्न रिज़ॉल्यूशन संवर्द्धन तकनीकों का उपयोग करके सैद्धांतिक रूप से प्राप्त किए जा सकने वाले रिज़ॉल्यूशन

जबकि सिद्धांत सरल लगता है, इसका व्यावहारिक अनुप्रयोग आसान नहीं है, विशेष रूप से स्व-संरेखित बहु पैटर्निंग (एसएएमपी) की महत्वपूर्ण तकनीक के साथ, जो k1 मानों में महत्वपूर्ण कमी की अनुमति देता है। इस तकनीक की कुंजी लिथोग्राफी मशीनों की ओवरले सटीकता में निहित है, जो चिप्स पर परतों के बीच संरेखण परिशुद्धता निर्धारित करती है और इस प्रकार कई एक्सपोज़र की उपज को प्रभावित करती है।

ओवरले सटीकता में सुधार करने का एक तरीका उच्चतर प्राप्त करना है शुद्धता उपकरण, जैसे कि 2100i DUV लिथोग्राफी मशीन। इसके अतिरिक्त, प्रत्येक सेमीकंडक्टर फैब की अपनी अनूठी तकनीकें होती हैं। वर्तमान में, TSMC दुनिया भर में एकमात्र ऐसी कंपनी है जो लिथोग्राफी मशीन के प्रदर्शन के अलावा मल्टीपल मशीन ओवरले (MMO) का उपयोग करके लगभग सिंगल मशीन ओवरले (DCO) प्राप्त कर सकती है। संदर्भ के लिए दो डेटा हैं: TSMC एक MMO:2.5nm 1980ci लिथोग्राफी मशीन का उपयोग करता है जिसमें चौगुनी एक्सपोज़र यील्ड 80% से अधिक है, जबकि MMO:1.5nm 2050i और चौगुनी एक्सपोज़र वाली मुख्य भूमि की फैक्ट्री ने दो साल के निरंतर प्रयासों के बाद 50% के करीब यील्ड हासिल की है।

पिछले वर्ष, बेल्जियम स्थित इंटरयूनिवर्सिटी माइक्रोइलेक्ट्रॉनिक्स सेंटर (आईएमईसी) ने ऑक्टूपल एक्सपोजर वाली इमर्शन लिथोग्राफी मशीनों का उपयोग करके 5 एनएम प्राप्त करने के लिए एक तकनीकी योजना जारी की थी।

अन्य तकनीकी मार्गों में, IMEC और मेंटर ने संयुक्त रूप से स्व-संरेखित लिथोग्राफी और नक़्क़ाशी (SALELE) तकनीक विकसित की, जिसके लिए अतिरिक्त अनावश्यक धातु और कैपेसिटर की आवश्यकता नहीं होती है। उन्होंने एक लिथोग्राफी विधि की भी खोज की जो सामग्री अनुसंधान पर ध्यान केंद्रित करके पारंपरिक मास्क उपयोग को दरकिनार करती है, पहले पॉलिमर को संश्लेषित करती है और फिर "निर्देशित स्व-संयोजन" (DSA) को प्राप्त करने के लिए हीटिंग के माध्यम से विशिष्ट रासायनिक अंतःक्रियाओं को प्रेरित करती है, जिससे मूल आकार का एक चौथाई हिस्सा बनता है।

इसके अलावा, EUV के आसानी से अवशोषित हो जाने और जल विसर्जन के साथ DUV की तरह अपवर्तनांक (n मान) को बढ़ाने में असमर्थ होने के कारण, ASML sinθ को बढ़ाने के लिए हाई-NA और हाइपर-NA के माध्यम से सुधार कर रहा है, लेकिन यह मार्ग अंततः अपनी सीमाओं तक पहुँच जाएगा। इसलिए, अर्धचालक विनिर्माण प्रक्रिया में, बहुविध एक्सपोजर के माध्यम से k1 को महत्वपूर्ण रूप से कम करना एक महत्वपूर्ण तकनीक बनी हुई है, चाहे वह DUV हो या EUV। इससे निक्षेपण और शोधन के बढ़ते महत्व पर भी प्रकाश पड़ता है। नक़्क़ाशी उपकरण. एएमएटी, एलएएम और टीईएल संबंधित प्रौद्योगिकियों का तेजी से विकास कर रहे हैं, जिनमें अधिक जटिल पल्स, बेहतर नियंत्रण और उच्च शक्ति वाले उपकरण, विशेष रूप से परमाणु परत जमाव और नक्काशी प्रौद्योगिकी शामिल हैं, जो पारंपरिक प्रक्रिया मार्गों को बदल देंगे।

लेख के दूसरे भाग में ट्रांजिस्टर घनत्व तालिका पर लौटते हुए, भविष्य के नोड्स को "3nm" या "N+4" लेबल किया जाएगा या नहीं, इस पर ध्यान नहीं दिया जाएगा; महत्वपूर्ण बात यह है कि क्या चिप ट्रांजिस्टर घनत्व को महत्वपूर्ण रूप से बढ़ाया जा सकता है।

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