Wie können wir einen 5-nm-Chip ohne EUV-Lithographiemaschine herstellen?

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2024-07-01 3140

Es stimmt, dass Lithographiemaschinen für tiefes Ultraviolett (DUV), die es seit über 20 Jahren gibt, immer noch im Einsatz sind und sich weiterentwickeln. Durch die Verwendung von Immersions-DUV-Lithographie in Kombination mit Multi-Patterning-Techniken ist es durchaus möglich, 5-nm-Chips herzustellen, und in extremen Szenarien, in denen Kosten keine Rolle spielen, sogar potenziell 3-nm-Chips.

Obwohl dieser Ansatz theoretisch machbar ist und von einigen Fabriken im 7-nm-Knoten teilweise validiert wurde, müssen mehrere kritische Bedingungen gleichzeitig erfüllt sein. Der Schlüssel hierzu ist die „Overlay-Genauigkeit“ bei der Mehrfachstrukturierung – die präzise Ausrichtung von Mustern zwischen mehreren Belichtungen.

Darüber hinaus kommen zahlreiche andere Prozesstechniken zum Einsatz, wie etwa Phasenverschiebungsmasken, modellbasierte optische Näherungskorrektur, Ätztechniken wie selbstausrichtende Vierfachstrukturierung und sogar neue Technologien der gerichteten Selbstassemblierungslithografie. Diese Ansätze bieten Möglichkeiten zur Herstellung von 5-nm-Chips, ohne sich ausschließlich auf Lithografie mit höherer Auflösung verlassen zu müssen.

Natürlich ist die Einführung solcher Methoden mit hohen Kosten verbunden, weshalb Halbleiterfabriken normalerweise auf derart extreme Maßnahmen verzichten, um Chips mit fortschrittlichen Verfahren in Massenproduktion herzustellen. Schließlich werden Mainstream-Lösungen normalerweise auf der Grundlage des Marktwettbewerbs ausgewählt, wodurch sichergestellt wird, dass nur die kommerziell rentabelsten Herstellungsmethoden Bestand haben.

Beginnen wir mit einigen Grundlagenkenntnissen. Sie können diesen Teil jedoch gerne überspringen, wenn Sie bereits über ein systematisches Verständnis von Prozessknoten verfügen.

Ist 5 nm nur ein Wortspiel?

Um zu verstehen, ob Immersionslithografie in Kombination mit Multi-Patterning 5 nm erreichen kann, müssen wir zunächst klären, was „5 nm“ bedeutet. Vor kurzem gab es erneut eine Debatte zu diesem Thema, wobei behauptet wurde, ASML habe die Strategien der Halbleiterfabriken offengelegt.

Bevor wir uns mit dem Thema Linienbreiten befassen, ist es wichtig, die Rolle der Transistoren und die Bedeutung der Linienbreite in diesem Zusammenhang zu verstehen.

Transistoren steuern über ein Gate die Leitung und Sperre von Schaltkreisen: Die Leitung entspricht einer „1“, die Sperre einer „0“, wodurch binäre Berechnungen ermöglicht werden. Die Gate-Länge (oder Kanallänge) beeinflusst direkt die Geschwindigkeit des Stromflusses zwischen Source und Drain des Transistors. Kürzere Gate-Längen verbessern die Transistorleistung, ermöglichen einen schnelleren Stromfluss und damit eine höhere Chipleistung.

Abbildung 1: Schematische Darstellung der planaren Struktur eines MOSFET (Metall-Oxid-Halbleiter-Feldeffekttransistors).

In der Vergangenheit wurde die Transistor-Gate-Länge als Linienbreite definiert, entsprechend den Prozessknotennamen, wo Lithografie, Abscheidung, Ätzen und Diffusion zentrale Prozesse zur Reduzierung der Linienbreiten waren.

Mit dem Aufkommen dreidimensionaler Transistorstrukturen wie FinFETs und Nanosheets hat die Halbleiterindustrie ihren Fokus auf gleichwertige Leistung verlagert. Obwohl diese Technologien als 14 nm bezeichnet werden, haben sie Gate-Längen, die 14 nm bei weitem übersteigen. Beispielsweise weist Intels 14-nm-Prozess eine Gate-Länge von 24 nm auf, während der 7-nm-Prozess von TSMC eine Gate-Länge von 22 nm aufweist.

Andererseits ist die Linienbreite allein kein charakteristischer Parameter zur Messung der Transistordichte. Denn selbst bei kleinen Linienbreiten bleibt die Anzahl der Transistoren, die pro Flächeneinheit untergebracht werden können, begrenzt, wenn der Abstand zwischen den Gates groß ist. Um die Miniaturisierung von Komponenten genau darzustellen, kommt ein weiterer entscheidender Parameter ins Spiel – der Abstand, wie in der folgenden Abbildung dargestellt. Wo früher beispielsweise 9 Transistoren in eine Flächeneinheit passten, können durch die Reduzierung des Abstands 10 Transistoren untergebracht werden.

Abbildung 2: Beziehung zwischen Linienbreite/Gate-Länge, Pitch und Halb-Pitch.

In den 1990er Jahren, vor 0.35 μm, Prozessknoten, Half-Pitch (die Hälfte des Pitch) und Gate-Längen wurden alle ausgerichtet. Allerdings Divergenz Danach entstanden Unterschiede zwischen Halbabstand, Gate-Länge und Knoten. Die Beziehung und Entwicklung von Knoten, Halbabstand und Gate-Längen lassen sich im folgenden Diagramm deutlich erkennen.

Tabelle 1: Entsprechung von Prozessknoten, Halbabstand und Gatelängen über verschiedene Jahre hinweg, Einheit: nm

Um auf das ursprüngliche Thema zurückzukommen: Wenn wir von 5 nm sprechen, beziehen wir uns eigentlich auf den Prozessknoten und nicht auf die tatsächliche Linienbreite.

Viele Leute sagen gerne, dass die Nanometerwerte, die heute von verschiedenen Halbleitergiganten angegeben werden, bloße Marketingbegriffe sind. Genau genommen galt dies vor zwanzig Jahren für alle Prozessknoten. Als die Branche vor zehn Jahren in die Ära der dreidimensionalen 14-nm-FinFET-Strukturen eintrat, löste sie die Verbindung zwischen Knoten, Pitch, Gate-Länge und Linienbreite vollständig auf.

Ohne einen einheitlichen Standard verwenden Unternehmen diese Begriffe natürlich, um mit Konzepten zu spielen. Samsung war mit seinem 14-nm-Knoten Vorreiter, woraufhin TSMC schnell nachzog, obwohl sie es konservativ als 16 nm bezeichneten. Nur Intel, selbsternannter unerschütterlicher Anhänger des Mooreschen Gesetzes, hielt hartnäckig an traditionellen Namenskonventionen für Linienbreiten fest, bis sie 2021 schließlich ihre Knotenbenennung überarbeiteten, um sie an die der Konkurrenz anzupassen.

Aber ist das ein Problem? Eigentlich gibt es überhaupt kein Problem.

Transistoren haben sich schon lange von planaren zu dreidimensionalen Strukturen entwickelt. Übersetzt man das Konzept der Linienbreite in die Transistordichte (MTr/mm2, also Millionen Transistoren pro Quadratmillimeter), stellt man fest, dass das Mooresche Gesetz nicht verschwunden ist; es gilt in anderer Form weiterhin: Die Dichte der Transistoren pro Flächeneinheit hat stetig zugenommen. Ursprünglich besagte das Mooresche Gesetz, dass sich „die Anzahl der Transistoren pro Chip alle 18 Monate verdoppelt“.

Der Kampf um die Transistordichte in der Halbleiterindustrie

Die verschiedenen charakteristischen Abmessungen von Transistoren sind vielfältig und komplex, wobei jeder Hersteller unterschiedliche Designdefinitionen hat. Daher sind Produkte verschiedener Hersteller, die dieselbe Prozesstechnologie verwenden, möglicherweise nicht vollständig vergleichbar.

Die einzige intuitive Möglichkeit, Unterschiede in den Herstellungsprozessen zu vergleichen, besteht derzeit darin, zum Kern des Mooreschen Gesetzes zurückzukehren und die Transistordichte zu vergleichen, also die Anzahl der Transistoren pro Flächeneinheit.

Tabelle 2: Transistordichte pro Quadratmillimeter an verschiedenen Knoten für große Wafergießereien, teilweise Daten von Drittanbietern

Den Angaben in der Tabelle zufolge kommen Intel, TSMC und Samsung im 14-nm-Knoten auf rund 0.3 Milliarden Transistoren pro Quadratmillimeter.

Beginnend mit 10 nm hat Intel sein 14nm+++ in Intel 10 umbenannt. Der Name blieb dabei aktuell, die Transistordichte wurde jedoch auf den niedrigsten Wert unter den Mitbewerbern reduziert. Samsung hat sein 10-nm-Verfahren auf einen 8-nm-Knoten optimiert und erreicht damit fast das Niveau von TSMC.

In 2018, TSMC war ein Pionier der 7-nm-Produktion mittels Immersionslithografie (1980Ci) und Quad-Patterning. Samsung konterte ein Jahr später mit EUV-Lithografie, hatte aber aufgrund der Unbekanntheit mit Ertragsproblemen zu kämpfen, was dazu führte, dass sie ihre Orion-Chips für Samsung-Telefone aufgaben und sich stattdessen für Qualcomm-Chips entschieden, die 30 % günstiger waren als die von TSMC, wodurch Qualcomm als Hauptkunde erhalten blieb. Unterdessen holte Intel immer noch Leistung aus 14 nm+++ heraus, während TSMC dominierte mit 7 nm.

TSMCs 7-nm-Entwicklung von DUV-basierten N7 und N7P zu EUV-basierten N7+ und N6 erreichte eine Transistordichte von 0.91 auf 1.16 Milliarden. Samsung erreichte 0.95 Milliarden, während Intel im Jahr 1 nur eine Transistordichte von 2020 Milliarde erreichte.

Im Jahr 2020 kündigte Samsung die 5-nm-Produktion an mit einer geringfügigen Erhöhung der Transistordichte von 0.95 Milliarden auf 1.27 Milliarden, und ihre verbesserte 4-nm-Version erreichte 1.37 Milliarden Transistoren, liegt unter TSMCs anfänglichem 5-nm-Ziel von 1.5 Milliarden und das verbesserte N4P mit 1.8 Milliarden, was eine wesentliche Verbesserung gegenüber 7 nm darstellte. Samsung stand beim 3-nm-Knoten vor ähnlichen Herausforderungen.

Im Jahr 2021 benannte Intel seine Knoten um: Aus 10 nm wurde Intel 7, aus 7 nm wurde Intel 4, und weitere Knoten wurden zu Intel 3, Intel 20A und Intel 18A verfeinert. Der Fahrplan von CEO Pat Gelsinger sah vor, innerhalb von fünf Jahren drei Knoten zu erobern, obwohl Intel 7 bereits seine 10 nm nutzte und Intel 4 und Intel 3 verfeinerte Versionen desselben Knotens darstellten.

Nach aktuellem Kenntnisstand dürfte sich Intels Fortschritt mit Intel 18A bis mindestens 2026 verzögern, während die Produktion der ersten 2-nm-Generation von TSMC Ende 2025 beginnen könnte. Der A19-Chip von Apple wird Anfang 2025 wahrscheinlich von den 2-nm-Ausbeuteraten von TSMC abhängen, nachdem das Unternehmen den 3-nm-A17 der ersten Generation mit geringfügigen Verbesserungen frühzeitig auf den Markt gebracht hatte. Bemerkenswert ist, dass die N4P- und N3B-Dichten bei TSMC mit bescheidenen Zuwächsen 1.8 Milliarden bzw. 1.9 Milliarden betrugen.

Apple könnte in diesem Jahr seine Strategie ändern und TSMC dazu drängen, das Potenzial von 3 nm noch weiter auszuloten. Der A18, der N3P verwendet, weist eine Erhöhung der Dichte von 1.9 Milliarden auf 2.8 Milliarden Transistoren im Vergleich zum A17 auf, der immer noch 3 nm verwendet, während die Dichte der Konkurrenz unter 1.8 Milliarden liegt und die Ausbeute bei kleinen Chargen gering ist.

Ein bemerkenswerter Trend ist die Verlängerung des Mooreschen Gesetzes von 18 auf 24 Monate, die sich nach 30 nm auf 7 Monate verlangsamt, wobei die Produktion von 7 nm im Jahr 2018, 5 nm im Jahr 2020, 3 nm im Jahr 2023 und voraussichtlich 2 nm im Jahr 2025 erfolgt, wobei dies ungefähr alle zwei bis drei Jahre geschieht. Technologisch gesehen könnte 1.4 nm dieses Tempo beibehalten, aber über 1 nm hinaus könnte sich die Entwicklung der Knoten auf über 40 Monate verlängern. Dies wirkt sich positiv auf die Transistoranzahl aus, während die Linienbreiten verringert werden.

In den nächsten zwanzig Jahren wird die Gesamtzahl der Chip-Transistoren weiterhin rasant ansteigen und möglicherweise sogar die ursprünglichen Prognosen des Mooreschen Gesetzes hinsichtlich der Leistung eines einzelnen Chips übertreffen. Ein Beispiel hierfür ist die Vorhersage von TSMC, dass innerhalb des nächsten Jahrzehnts eine Billion Transistoren auf einer GPU verbaut werden. Zukünftige Fortschritte werden nicht nur auf Prozessverbesserungen beruhen, sondern auch auf optimierten 3D-Strukturen, neuen 2D-Materialien und fortschrittlichen Verpackungstechniken, die kontinuierlich Stärkung Transistor zählt effektiv.

Die Massenproduktion und die Ausbeute sind zu einer Grauzone geworden.

Tabelle 3: Die großen Waferfabriken haben gemäß der Technologie-Roadmap einen Produktionszeitplan zwischen 32/28 nm und 14 nm, mit einem zusätzlichen Knoten bei 22 nm.

In der Vergangenheit war es im harten Wettbewerb zwischen Intel, Samsung und TSMC ein entscheidender Vorteil, als Erster in Massenproduktion zu gehen. Wer als Erster in Massenproduktion gehen konnte, hatte einen deutlichen Vorsprung.

Heute jedoch Es gibt große Unterschiede in der Definition der Prozessknoten der einzelnen Unternehmen. Während beispielsweise alle behaupten, bei 5 nm zu sein, kann die Transistordichte drastisch variieren. Aus dieser Perspektive stellt Intel eine leichte Bedrohung für TSMC dar, während Samsung aus dem Wettbewerb weitgehend ausgeschieden ist.

Zu Samsungs Strategie gehört es, die Ausbeuteraten zu manipulieren. Was eine produktionsreife Ausbeute an einem neuen Knoten darstellt, ist der zweideutigste Aspekt. Nach dem Ansatz von TSMC ist echte Produktion dann gegeben, wenn externe Kunden Bestellungen aufgeben und ihre Produkte erfolgreich auf dem aktuellen Ausbeuteniveau erhalten – ein Konzept, das als kommerzielle Produktion bekannt ist.

Bei Samsung sind die Erstkunden für jeden neuen Knoten typischerweise intern, wobei die Produktion mit geringem Ertrag in Risikophasen beginnt, während die Massenproduktion öffentlich angekündigt wird.

Die Ankündigung einer Massenproduktion auf Basis einstelliger Ausbeuteraten während der Entwicklung ist reine Werbebotschaft und hat keine inhaltliche Bedeutung. In Fällen, in denen die Ausbeuteraten nicht ausreichen, tragen die Kunden in der Regel die Kosten für defekte Wafer. Bei gleicher Dichte bestellen die Kunden bevorzugt bei der Fabrik mit den höchsten Ausbeuteraten. In Situationen, in denen sowohl die Dichte als auch die Ausbeute zurückbleiben, können nur reduzierte Vertragsgebühren sporadische Kunden anlocken; dieser Ansatz bringt der Waferfabrik jedoch keinen Gewinn.

Es ist wichtig zu beachten, dass Hersteller manchmal Ausbeuteraten von bis zu 60 % oder sogar 80 % angeben, diese Zahlen beziehen sich jedoch häufig auf einfachere Chips wie ASICs für Mining-Rigs. Umgekehrt können die Ausbeuteraten für komplexe Chips wie mobile Anwendungsprozessoren (APs) unter 50 % liegen und für großflächige Chips wie GPUs können sie knapp über 20 % liegen.

Selbst bei demselben 7-nm-Prozess können die Ausbeuteraten je nach Produkt erheblich voneinander abweichen. Hersteller neigen dazu, ihre besten Zahlen hervorzuheben, während
Zurückhalten weniger günstiger Daten, eine gängige Branchenpraxis.

Der Zeitpunkt der Massenproduktion und die Ausbeuteraten in Waferfabriken sind eine Grauzone, die für Manipulationen anfällig ist. Dieser Vergleich geht über die einfache Äquivalenz von Prozessknoten hinaus und umfasst Transistordichten pro Flächeneinheit sowie die tatsächlichen Zeitpunkte und Ausbeuteraten, die erforderlich sind, um kommerzielle Kundenaufträge zu sichern – dies definiert echte kommerzielle Produktion.

Im Jahr 2020 kündigte Samsung die Massenproduktion von 5-nm-Chips an und ließ damit scheinbar seine Konkurrenten hinter sich. Ein Vergleich der Transistordichte und der Ausbeute zeigt jedoch ein völlig anderes Ergebnis.

Wie können wir 5 nm ohne EUV erreichen?

In den vorangegangenen Abschnitten haben wir die Konzepte von 5 nm in der Vergangenheit und Gegenwart besprochen. Einfach ausgedrückt bedeutete 20 nm vor 5 Jahren die Linienbreiten und Gate-Längen von Transistoren. Heute hingegen stellt 5 nm einen symbolischen Knoten im Herstellungsprozess dar. Der wahre Maßstab für den Fortschritt liegt in der Transistordichte pro Flächeneinheit und nicht nur in diesem Symbol.

Als nächstes werden wir in einer Reihe von Diskussionen erklären, wie man sogenannte „5 nm“ und „3 nm“ ohne EUV-Lithografie erreichen kann. Dr. Lin Benjians Vortrag „Optische Mikrolithografie verkleinert ICs um ein Millionenfach“ bietet detaillierte Einblicke in dieses Thema. Wir beginnen mit einer grundlegenden Formel für die optische Auflösung (Hinweis: Es sind keine fortgeschrittenen Mathematikkenntnisse erforderlich, lesen Sie weiter, um es zu verstehen):

Halbe Tonhöhe = k1λ / sinθ.

Halber Abstand: Wie in Abbildung 2 des Artikels dargestellt, bezieht sich dies auf die Hälfte des Abstands, also die Linienbreite/Gate-Länge plus den Abstand zwischen den Linien multipliziert mit 1/2.

k1: Ein prozessbezogener Koeffizient, der für die Reduzierung des Half Pitch entscheidend ist. Dies ist der Hauptschwerpunkt aller Lithografieingenieure in Halbleiterfabriken und der Kern unserer Diskussion.

λ: Die Wellenlänge der in der Lithografie verwendeten Lichtquelle, die von 436 nm für die G-Linie auf 13.5 nm für EUV gesunken ist, ein Ziel, das von den Herstellern von Lithografiegeräten verfolgt wird.

sinθ: Bezieht sich auf den Winkel, in dem die Linse das Licht auf die Abbildungsebene fokussiert. Dieser wird in erster Linie durch die Linse selbst bestimmt und ist auch ein Ziel für Hersteller von Lithografiegeräten.

Da sich jedoch die Wellenlänge des Lichts in verschiedenen Medien ändert, muss bei der Überlegung, wie die Auflösung erhöht werden kann, auch der Brechungsindex (n) des Mediums zwischen Linse und Wafer berücksichtigt werden. Somit wird die Formel Halber Abstand = k1λ / (n sinθ) (Hinweis: n sinθ ist die numerische Apertur (NA) des Lithografiewerkzeugs).

Abbildung 3: Schematische Darstellung der Lichtfokussierung und -abbildung durch ein Linsensystem, wobei n den Brechungsindex des Mediums und θ den Fokussierungswinkel der Linse darstellt.

Am Beispiel einer 193 nm Immersionslithographiemaschine mit einem k1-Wert von 0.28, einem Brechungsindex (n) von Wasser von 1.44 und sinθ von 0.93 Die Berechnung des halben Pitch ergibt (0.28 × 193) / (1.44 × 0.93) = 54.04 / 1.3392 ≈ 40 nm, was einer Auflösung von 40 nm entspricht..

Daher sind zur Verbesserung der Auflösung von Lithographiemaschinenkönnen Anpassungen an den Variablen in der Formel vorgenommen werden, indem der Nenner erweitert oder der Zähler reduziert wird, Daraus ergeben sich vier Möglichkeiten: eine Vergrößerung des Fokussierungswinkels zur Verbesserung von sinθ, eine Erhöhung des Brechungsindex (n) des Mediums, eine Verringerung des k1-Koeffizienten oder die Verwendung einer Lichtquelle mit kürzerer Wellenlänge (λ). Unter diesen Optionen ist die Reduzierung des k1-Koeffizienten einer der bedeutendsten Durchbrüche, die derzeit von Halbleiterherstellern verfolgt werden. Fabs und verdient konzentrierte Aufmerksamkeit.

Zunehmender sinθ: Entwicklung komplexer und großer Linsen

sinθ wird durch den Winkel bestimmt, in dem die Linse das Licht fokussiert, und ein höherer sinθ entspricht einer höheren Auflösung. Die in Lithografiemaschinen verwendeten Linsen gibt es in verschiedenen Größen, Dicken und Krümmungen. Sie werden nach genauen Berechnungen sorgfältig gestapelt und zusammengebaut, was häufig die Montage mit Kränen erfordert. Derzeit kosten die Linsensysteme von Lithografiemaschinen fast 60 Millionen US-Dollar, wobei EUV-Linsensysteme über 100 Millionen US-Dollar kosten.

Abbildung 4: 0.9NA-Linsensystem einer Lithografiemaschine, wobei NA (Numerische Apertur) = n × sin θ

Durch diese Komplexität soll auch sinθ möglichst nahe an das theoretische Maximum von 1 gebracht werden.

Derzeit können die Linsen von ArF-Lithografiemaschinen einen Sinus-θ-Wert von 0.93 erreichen, während EUV-Lithografiemaschinen nur 0.33 erreichen. Das Ziel für Hyper-NA EUV liegt bei 0.75, was auch das ultimative Ziel von ASML ist. Wenn in Zukunft keine neuen technologischen Durchbrüche erzielt werden, könnte dies möglicherweise das Ende der physikalischen Lithografietechnologie für Halbleiterchips bedeuten.

Verkürzung Wellenlänge: Präzise Abstimmung von Materialien und Linsen.

Die Verkürzung der Wellenlänge beruht in erster Linie auf einer Änderung der Lichtquelle, wie etwa g-Linie, i-Linie UV (Ultraviolett), KrF, ArF DUV (tiefes Ultraviolett) und derzeit EUV (extremes Ultraviolett) bei einer Wellenlänge von 13.5 nm. Eine weitere Verkürzung der Wellenlänge führt zu Röntgenstrahlen.

Durch Veränderung der Lichtquelle lässt sich die gewünschte Wellenlänge erreichen, allerdings müssen auch die Materialien der Linsen entsprechend angepasst werden, wobei mit abnehmender Wellenlänge weniger Materialoptionen zur Verfügung stehen.

Eine andere Lösung besteht darin, Spiegel in die Linsenanordnung zu integrieren (gelber Abschnitt im Diagramm unten). Solche Linsenanordnungen werden als reflektierende-brechende optische Systeme bezeichnet. Unabhängig von der Lichtwellenlänge sind Einfalls- und Reflexionswinkel auf Spiegeloberflächen gleich. Indem Linsen durch Spiegel ersetzt werden, kann die Toleranz gegenüber der Lichtwellenbandbreite erhöht werden.

Abbildung 5: In 193-nm-ArF-Lithografiegeräten verwendetes Linsensystem mit Spiegeln zwischen den Linsenanordnungen, wie in der Abbildung dargestellt.

Bei der 13.5 nm-Wellenlänge von EUV verwendet das gesamte Linsensystem Spiegel, ein sogenanntes vollreflektierendes optisches System. Dieses System muss so ausgelegt sein, dass die Lichtstrahlen passieren können, ohne die Spiegel zu behindern. Darüber hinaus erfordern Spiegelreflexionswinkel im Vergleich zur Fehlertoleranz bei Linsenübertragungswinkeln eine viel höhere Präzision.

Das Ändern der Lichtquelle wirkt sich nicht nur auf die Linsenmaterialien aus, sondern betrifft auch die Materialien für die Fotolacke, was chemische Eigenschaften, Transparenz, Lichtempfindlichkeit und andere Merkmale mit sich bringt. Dies ist ein erhebliches Unterfangen, da zahlreiche Materialien und Formulierungen erforderlich sind, um verschiedene Schichten im Herstellungsprozess anzusprechen. Unter diesen ist die Lichtempfindlichkeit für eine kosteneffiziente Herstellung von entscheidender Bedeutung, da selbst ein paar Sekunden mehr Belichtungszeit pro Chip als untragbare Kosten angesehen werden.

Erhöhung des Brechungsindex ( n ): Immersionslithographie-Technologie

Um die Auflösung zu verbessern, besteht ein weiterer Ansatz darin, das Medium zwischen Linse und Wafer anzupassen. Die von Lin Benjian, dem stellvertretenden Forschungsleiter von TSMC, vorgeschlagene Immersionslithografietechnik ersetzt das Medium Luft, das einen Brechungsindex nahe 1 hat, durch Wasser, das einen Brechungsindex von 1.44 hat. Dadurch wird die äquivalente Wellenlänge effektiv von 193 nm auf ungefähr 134 nm reduziert, skaliert durch den Brechungsindex des Mediums.

Abbildung 6: Unterschiede zwischen Trockenlithografiesystemen und Immersionslithografiesystemen

Die Immersionslithografie ermöglicht es Halbleiterprozessen, weiterhin die gleiche Wellenlänge und Masken zu verwenden, indem einfach Wasser zwischen Linse und Wafer eingebracht wird. Die Theorie ist unkompliziert, aber die Herausforderung liegt in der praktischen Umsetzung. In Immersionssystemen können sich beispielsweise im DI-Wasser (deionisiertes Wasser) Luftblasen bilden, die vollständig entfernt werden müssen. Darüber hinaus muss das Wasser schnell und gleichmäßig fließen, um eine gleichmäßige Verteilung zu gewährleisten und die Bildqualität aufrechtzuerhalten.

Wie wir erfahren haben, wurde ASMLs Immersionslithografiemaschine, das Alpha-Tool, über einen Zeitraum von mehr als zwei Jahren speziell von Lin Benjians Team im TSMC-Werk in Nanke sieben bis achtmal modifiziert. Selbst nach der Fertigstellung der Alpha-Maschine erforderte die Beta-Version in der Waferfabrik viel Personal, um unzählige Wafer zu verarbeiten und anfängliche Defekte von Tausenden auf Hunderte oder Dutzende und schließlich auf Null zu reduzieren. Dieser Prozess war mühsam und anspruchsvoll.

Reduzierung von k1: Resolution Enhancement Techniques (RET).

Der letzte Ansatz zur Verbesserung der Auflösung ist die Reduzierung des k1-Wertes, was für Lithographie-Prozessingenieure in Halbleiterfabriken von entscheidender Bedeutung ist. insbesondere für die Herstellung von 5nm Chips mittels DUV (Deep Ultraviolett) Lithographie.

Die erste Herausforderung besteht in der „Vibrationsvermeidung“, ähnlich der Bildstabilisierung in der Fotografie, bei der versucht wird, relative Vibrationen zwischen Wafer und Maske während der Belichtung zu minimieren. Dies gewährleistet präzisere Belichtungsmuster und stellt die durch Vibrationen verlorene Auflösung wieder her. Die zweite Herausforderung besteht darin, „ungewollte Reflexionen zu minimieren“, Ziel ist es, unnötige Reflexionen von der Waferoberfläche während der Belichtung zu vermeiden. Verbesserungen dieser Parameter haben gezeigt, dass k1 auf etwa 0.65 kontrolliert werden kann.

Um die Auflösung weiter zu verbessern, werden Zweistrahl-Bildgebungsverfahren eingesetzt, einschließlich Off-Axis-Beleuchtung und Phasenschiebemasken. Off-Axis-Beleuchtung passt den Lichteinfallswinkel an, sodass schräges Licht in die Maske eintreten kann. Durch Anpassen dieser Winkel verbessert die Interferenz zwischen diesen beiden Strahlen die Auflösung und erhöht die Schärfentiefe. Phasenschiebemasken modifizieren die Maske, um eine Phasendifferenz von 180 Grad zwischen dem Licht einzuführen, das durch benachbarte transparente Bereiche hindurchgeht. Beide Ansätze können den k1-Wert einzeln halbieren, fallen jedoch unter das Konzept der Dual-Beam-Bildgebung und können nicht zusammen verwendet werden. Diese Methoden können k1 normalerweise auf etwa 0.28 reduzieren.

Eine weitere Reduzierung von k1 erfordert die Verwendung mehrerer Masken, bekannt als Mehrfachstrukturierung., eine Technik, bei der komplizierte Muster auf zwei oder mehr Masken mit lockereren Mustern aufgeteilt werden und die Belichtung auf dem Wafer abwechselnd erfolgt (siehe Abbildung 7).

Abbildung 7: Schematische Darstellung der Masken, die in einer 28-nm-Lithografiemaschine verwendet werden. Licht fällt durch weiße Öffnungen und projiziert gelbe Punkte auf den Fotolack auf dem Wafer. Durch die Verwendung von zwei Masken für separate Belichtungen wird eine Verbesserung der Auflösung erreicht.

Eine Verdoppelung der Belichtungszeiten führt jedoch zu einer Halbierung der Wafer-pro-Stunde-Produktionsrate (WPH), vorausgesetzt, sie bleibt unverändert. Mehrfachbelichtungen verringern außerdem die Ausbeute. In Kombination mit einer geringeren Produktion stellt dies eine untragbare Belastung für die Halbleiterindustrie dar, für die Kosteneffizienz über alles geht. Die erhöhten Belichtungszeiten führen zwangsläufig zu geringeren Ausbeuten, sodass die Ausbeute die einzige Möglichkeit für Ingenieure ist, sich zu retten.

Auf Immersionslithografiemaschinen können durch den Einsatz von Techniken wie der optischen Näherungskorrektur (OPC) und der gemeinsamen Optimierung von Lichtquellen und Masken die k1-Werte auf 0.2 gesenkt werden, wodurch eine Auflösung von 28 nm erreicht wird. Durch Doppelbelichtung kann k1 von anfänglich 0.28 auf 0.14 reduziert werden, wodurch eine Auflösung von 20 nm erreicht wird. Durch vierfache Belichtung kann k1 weiter auf 0.07 gesenkt werden, wodurch eine Auflösung von etwa 10 nm erreicht wird, die sogar die Auflösung von 11.5 nm von EUV-Lithographiemaschinen übertrifft. Dies bildet die theoretische Grundlage für die Immersionslithografie mehrfache Belichtung Ansatz zur Erreichung von 7-nm-, 5-nm- und sogar 3-nm-Knoten.

Tabelle 4: Theoretisch erreichbare Auflösungen durch verschiedene Techniken zur Auflösungssteigerung für 193 nm Immersionslithografiegeräte

Die Theorie klingt zwar einfach, aber ihre praktische Anwendung ist alles andere als einfach, insbesondere bei der wichtigen Technologie der selbstausrichtenden Mehrfachstrukturierung (SAMP), die eine deutliche Reduzierung der k1-Werte ermöglicht. Der Schlüssel zu dieser Technologie liegt in der Überlagerungsgenauigkeit der Lithografiemaschinen, die die Ausrichtungspräzision zwischen den Schichten auf den Chips bestimmt und dadurch die Ausbeute bei Mehrfachbelichtungen beeinflusst.

Ein Ansatz zur Verbesserung der Overlay-Genauigkeit ist die Präzision Ausrüstung wie die 2100i DUV-Lithographiemaschine. Darüber hinaus verfügt jede Halbleiterfabrik über ihre eigenen, einzigartigen Techniken. Derzeit ist TSMC weltweit das einzige Unternehmen, das mit Multiple Machine Overlay (MMO) nahezu Single Machine Overlay (DCO) erreichen kann, abgesehen von der Leistung der Lithografiemaschine. Als Referenz dienen zwei Daten: TSMC verwendet eine MMO:2.5 nm 1980ci-Lithografiemaschine mit einer Ausbeute von über 80 % bei vierfacher Belichtung, während die Fabrik auf dem Festland mit einer MMO:1.5 nm 2050i und vierfacher Belichtung nach zwei Jahren kontinuierlicher Anstrengung eine Ausbeute von fast 50 % erreicht hat.

Letztes Jahr veröffentlichte das Interuniversity Microelectronics Centre (IMEC) in Belgien ein technisches Schema zur Erreichung von 5 nm unter Verwendung von Immersionslithografiegeräten mit achtfacher Belichtung.

In anderen technologischen Richtungen haben IMEC und Mentor gemeinsam die Self-Aligned Lithography and Etching (SALELE)-Technologie entwickelt, die kein zusätzliches redundantes Metall und keine Kondensatoren erfordert. Sie erforschten auch eine Lithografiemethode, die die traditionelle Maskenverwendung umgeht, indem sie sich auf die Materialforschung konzentrierten, zuerst Polymere synthetisierten und dann durch Erhitzen spezifische chemische Wechselwirkungen herbeiführten, um eine „gerichtete Selbstassemblierung“ (Directed Self-Assembly, DSA) zu erreichen und Strukturen zu bilden, die ein Viertel der ursprünglichen Größe haben.

Da EUV außerdem leicht absorbiert wird und den Brechungsindex (n-Wert) nicht wie DUV durch Immersion in Wasser erhöhen kann, arbeitet ASML an Verbesserungen durch High-NA und Hyper-NA zur Erhöhung von sinθ, doch dieser Weg wird letztendlich an seine Grenzen stoßen. Daher bleibt die deutliche Reduzierung von k1 durch Mehrfachbelichtungen im Halbleiterherstellungsprozess eine entscheidende Technologie, unabhängig davon, ob es sich um DUV oder EUV handelt. Dies unterstreicht auch die zunehmende Bedeutung der Deposition und Ätzen Ausrüstung. AMAT, LAM und TEL entwickeln intensiv entsprechende Technologien, darunter komplexere Impulse, feinere Steuerung und leistungsstärkere Werkzeuge, insbesondere Atomlagenabscheidung und Ätztechnologie, die traditionelle Prozessabläufe verändern werden.

Um auf die Transistordichtetabelle im zweiten Teil des Artikels zurückzukommen: Der Fokus liegt nicht darauf, ob zukünftige Knoten mit „3 nm“ oder „N+4“ gekennzeichnet werden; entscheidend ist, ob die Chip-Transistordichte deutlich erhöht werden kann.

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