Jak możemy wyprodukować chip 5 nm bez maszyny litograficznej EUV?

Home Wiadomości Podstawy elektroniki Jak możemy wyprodukować chip 5 nm bez maszyny litograficznej EUV?

2024-07-01 3140

Prawdą jest, że maszyny do litografii w głębokim ultrafiolecie (DUV), które istnieją od ponad 20 lat, są nadal w użyciu i udoskonalane. Zastosowanie litografii zanurzeniowej DUV w połączeniu z technikami wielowzorcowymi sprawia, że produkcja chipów 5 nm, a nawet potencjalnie 3 nm w ekstremalnych scenariuszach bez obiektów, jest całkowicie wykonalna.

Chociaż teoretycznie wykonalne i częściowo potwierdzone przez niektóre fabryki w węźle 7 nm, podejście to wymaga jednoczesnego dostosowania kilku krytycznych warunków. Kluczową z nich jest „dokładność nakładania” w przypadku wielu wzorów — precyzyjne dopasowanie wzorów między wielokrotnymi ekspozycjami.

Co więcej, w grę wchodzi wiele innych technik procesowych, takich jak maski z przesunięciem fazowym, optyczna korekcja bliskości oparta na modelu, techniki trawienia, takie jak samonastawny wzór poczwórny, a nawet pojawiające się technologie litografii ukierunkowanego samoorganizacji. Podejścia te oferują możliwości wytwarzania chipów w procesie technologicznym 5 nm bez polegania wyłącznie na litografii o wyższej rozdzielczości.

Oczywiście przyjęcie takich metod wiąże się z wysokimi kosztami, dlatego fabryki półprzewodników zazwyczaj unikają stosowania tak ekstremalnych środków w celu masowej produkcji chipów o zaawansowanym procesie. W końcu rozwiązania głównego nurtu są zazwyczaj wybierane w oparciu o konkurencję rynkową, co gwarantuje, że przetrwają tylko najbardziej opłacalne z komercyjnego punktu widzenia metody produkcji.

Zacznijmy od podstawowej wiedzy, ale możesz pominąć tę część, jeśli masz już systematyczną wiedzę na temat węzłów procesu.

Czy 5 nm to tylko gra słów?

Aby zrozumieć, czy litografia zanurzeniowa w połączeniu z wieloma wzorami może osiągnąć 5 nm, najpierw potrzebujemy jasności co do tego, co oznacza „5 nm”. Niedawno wznowiono debatę na ten temat, w której stwierdzono, że ASML ujawnił strategie fabryk półprzewodników.

Zanim zagłębimy się w temat szerokości linii, istotne jest zrozumienie roli tranzystorów i znaczenia szerokości linii w tym kontekście.

Tranzystory wykorzystują bramkę do sterowania przewodzeniem i odcięciem obwodów: przewodzenie oznacza „1”, a odcięcie oznacza „0”, co umożliwia obliczenia binarne. Długość bramki (lub długość kanału) bezpośrednio wpływa na szybkość przepływu prądu między źródłem a drenem tranzystora. Mniejsze długości bramek poprawiają wydajność tranzystora, umożliwiając szybszy przepływ prądu, a tym samym wyższą wydajność układu scalonego.

Rysunek 1: Schematyczny diagram struktury planarnej tranzystora polowego MOSFET (metal-tlenek-półprzewodnik).

W przeszłości długość bramki tranzystora była definiowana jako szerokość linii, zgodnie z nazwami węzłów procesowych, gdzie litografia, osadzanie, trawienie i dyfuzja były głównymi procesami zmniejszania szerokości linii.

Wraz z pojawieniem się trójwymiarowych struktur tranzystorowych, takich jak FinFET i Nanosheets, przemysł półprzewodników skupił się na kładzeniu nacisku na równoważną wydajność. Pomimo oznaczenia jako 14 nm, technologie te charakteryzują się długością bramek znacznie przekraczającą 14 nm. Na przykład proces 14 nm Intela ma długość bramki 24 nm, podczas gdy proces 7 nm firmy TSMC ma długość bramki 22 nm.

Z drugiej strony sama szerokość linii nie jest charakterystycznym parametrem pomiaru gęstości tranzystora. Dzieje się tak dlatego, że nawet przy małych szerokościach linii, jeśli odstępy pomiędzy bramkami są duże, liczba tranzystorów, które można zmieścić na jednostkę powierzchni, pozostaje ograniczona. Aby dokładnie zobrazować miniaturyzację komponentów, w grę wchodzi kolejny kluczowy wskaźnik — skok, jak pokazano na poniższym diagramie. Na przykład, tam gdzie poprzednio mieściło się 9 tranzystorów w jednym obszarze jednostki, zmniejszenie odstępu pozwala na umieszczenie 10 tranzystorów.

Rysunek 2: Zależność między szerokością linii/długością bramki, odstępem i połową odstępu.

W latach 1990. przed 0.35 μm węzły procesowe, połowa podziałki (połowa podziałki) i długości bramek były wyrównane. Jednakże, rozbieżność pomiędzy połową skoku, długością bramy i węzłami pojawiły się później. Zależność i ewolucję węzłów, półskoku i długości bramek można wyraźnie zaobserwować na poniższym wykresie.

Tabela 1: Zgodność węzłów procesowych, połowy podziałki i długości bramek w różnych latach, jednostki: nm

Wracając do początkowego tematu, kiedy mówimy o 5 nm, tak naprawdę mamy na myśli jego węzeł procesowy, a nie rzeczywistą szerokość linii.

Wiele osób lubi twierdzić, że wartości w nanometrach podawane obecnie przez różnych gigantów półprzewodników to jedynie hasła marketingowe. Ściśle mówiąc, dotyczyło to wszystkich węzłów procesowych dwadzieścia lat temu. Dziesięć lat temu, kiedy branża wkroczyła w erę trójwymiarowych struktur FinFET 14 nm, całkowicie zerwała powiązanie między węzłami, skokiem, długością bramki i szerokością linii.

Bez ujednoliconego standardu firmy w naturalny sposób wykorzystują te terminy do zabawy koncepcjami. Samsung był pionierem w swoim procesie 14 nm, co skłoniło TSMC do szybkiego pójścia w jego ślady, choć konserwatywnie określiło go jako 16 nm. Jedynie firma Intel, samozwańczy niezachwiani zwolennicy prawa Moore’a, uparcie trzymała się tradycyjnych konwencji nazewnictwa dotyczących szerokości linii aż do 2021 roku, kiedy to w końcu zrewidowała nazewnictwo węzłów, aby dostosować je do wymagań konkurencji.

Ale czy jest z tym jakiś problem? Właściwie nie ma żadnego problemu.

Tranzystory od dawna przechodzą od struktur planarnych do trójwymiarowych. Jeśli przełożymy koncepcję szerokości linii na gęstość tranzystorów (MTr/mm², co oznacza milion tranzystorów na milimetr kwadratowy), okaże się, że prawo Moore'a nie zniknęło; nadal działa w innej formie – gęstość tranzystorów na jednostkę powierzchni stale rośnie. Prawo Moore'a pierwotnie głosiło, że „liczba tranzystorów w chipie podwaja się co 2 miesięcy”.

Bitwa o gęstość tranzystorów w przemyśle półprzewodnikowym

Różne charakterystyczne wymiary tranzystorów są różnorodne i złożone, a każdy producent ma inne definicje konstrukcyjne. W rezultacie produkty różnych producentów stosujących tę samą technologię procesową mogą nie być w pełni porównywalne.

Obecnie jedynym intuicyjnym sposobem porównania różnic w procesach produkcyjnych jest powrót do istoty prawa Moore'a i porównanie gęstości tranzystorów, czyli liczby tranzystorów na jednostkę powierzchni.

Tabela 2: Gęstość tranzystorów na milimetr kwadratowy w różnych węzłach w głównych odlewniach płytek półprzewodnikowych, częściowe dane pochodzące od stron trzecich

Według danych zawartych w tabeli, w węźle 14 nm Intel, TSMC i Samsung osiągają około 0.3 miliarda tranzystorów na milimetr kwadratowy.

Począwszy od 10 nm, Intel zmienił nazwę swojego 14 nm+++ na Intel 10, utrzymując nazwę na bieżąco, ale zmniejszając gęstość tranzystorów do najniższego wśród konkurentów. Samsung zoptymalizował swoje 10 nm do węzła 8 nm, prawie dorównując poziomowi TSMC.

W 2018, TSMC było pionierem w produkcji 7 nm przy użyciu litografii zanurzeniowej (1980Ci) i poczwórnego wzoru. Rok później Samsung przeciwstawił się litografii EUV, ale stanął w obliczu problemów z wydajnością z powodu nieznajomości, co doprowadziło go do porzucenia chipów Orion na rzecz telefonów Samsung, decydując się zamiast tego na używanie chipów Qualcomm po o 30% niższych kosztach niż w przypadku TSMC, zachowując Qualcomm jako głównego klienta. Tymczasem Intel nadal wyciskał wydajność z procesu 14 nm+++, podczas gdy Dominuje TSMC w procesie technologicznym 7 nm.

Ewolucja 7 nm TSMC z DUV-based N7, N7P do EUV-based N7+ i N6 osiągnęła gęstość tranzystorów wzrastającą z 0.91 do 1.16 miliarda. Samsung osiągnął 0.95 miliarda, podczas gdy Intel osiągnął tylko 1 miliard gęstości tranzystorów w 2020 roku.

W 2020 roku Samsung zapowiedział produkcję w procesie 5 nm przy niewielkim wzroście gęstości tranzystorów z 0.95 miliarda do 1.27 miliarda, a ich ulepszona wersja 4 nm osiągnęła 1.37 miliarda tranzystorów, gorszy od początkowych 5 nm TSMC przy 1.5 miliarda oraz ulepszony N4P przy 1.8 miliarda, co stanowiło znaczną poprawę w porównaniu z 7 nm. Samsung stanął przed podobnymi wyzwaniami w procesie technologicznym 3 nm.

W 2021 roku Intel zmienił nazwy swoich węzłów: 10 nm stało się Intel 7, 7 nm stało się Intel 4, a kolejne węzły zostały udoskonalone na Intel 3, Intel 20A i Intel 18A. Plan działania dyrektora generalnego Pata Gelsingera zakładał podbicie trzech węzłów w ciągu pięciu lat, chociaż Intel 7 wykorzystał już technologię 10 nm, a Intel 4 i Intel 3 reprezentowały udoskonalone wersje tego samego węzła.

Na podstawie obecnego stanu wiedzy postęp Intela w zakresie Intel 18A zostanie prawdopodobnie opóźniony co najmniej do 2026 roku, natomiast produkcja pierwszej generacji 2 nm TSMC może rozpocząć się pod koniec 2025 r. Układ Apple A19 na początku 2025 r. będzie prawdopodobnie zależał od wydajności 2 nm TSMC, po wcześniejszym wypuszczeniu na rynek 3 nm A17 pierwszej generacji z marginalną poprawą. Warto zauważyć, że gęstość N4P i N3B w TSMC wyniosła odpowiednio 1.8 miliarda i 1.9 miliarda, przy umiarkowanym wzroście.

Apple może zmienić strategię w tym roku, zmuszając TSMC do głębszego zbadania potencjału technologii 3 nm. A18, w którym zastosowano N3P, oznacza wzrost gęstości z 1.9 miliarda do 2.8 miliarda tranzystorów w porównaniu do A17, wciąż 3 nm, przy gęstościach konkurencyjnych poniżej 1.8 miliarda i niskiej wydajności w małych partiach.

Godną uwagi tendencją jest wydłużenie prawa Moore’a z 18 do 24 miesięcy, spowolnienie do 30 miesięcy po 7 nm, przy produkcji 7 nm w 2018 r., 5 nm w 2020 r., 3 nm w 2023 r. i przewidywanych 2 nm w 2025 r., z postępem mniej więcej co dwa do trzech lat . Z technologicznego punktu widzenia 1.4 nm mogłoby utrzymać to tempo, ale powyżej 1 nm rozwój węzłów może wydłużyć się do ponad 40 miesięcy, wpływając pozytywnie na liczbę tranzystorów podczas zmniejszania szerokości linii.

W ciągu następnych 20 lat całkowita liczba tranzystorów chipowych będzie nadal szybko rosła, potencjalnie przekraczając pierwotne prognozy prawa Moore'a dotyczące mocy pojedynczego chipa, czego przykładem jest prognoza TSMC dotycząca biliona tranzystorów w procesorach graficznych w ciągu następnej dekady. Przyszłe postępy nie będą polegać wyłącznie na udoskonaleniach procesów, ale także na zoptymalizowanych strukturach 3D, nowych materiałach 2D i zaawansowanych technikach pakowania. pobudzanie tranzystor liczy efektywnie.

Produkcja masowa i wskaźnik wydajności stały się szarą strefą.

Tabela 3: Harmonogram produkcji głównych fabryk płytek mieści się w zakresie od 32/28 nm do 14 nm, zgodnie z planem technologicznym, z dodatkowym węzłem w procesie 22 nm.

W przeszłości bycie pierwszym producentem masowym było kluczową przewagą w zaciętej konkurencji pomiędzy firmami Intel, Samsung i TSMC. Kto pierwszy zdołał osiągnąć masową produkcję, zyskał znaczną przewagę.

Jednak dzisiaj istnieje ogromna rozbieżność w sposobie, w jaki poszczególne firmy definiują swoje węzły procesowe. Na przykład, chociaż wszystkie twierdzą, że są wykonane w technologii 5 nm, gęstość tranzystorów może się drastycznie różnić. Z tej perspektywy Intel stanowi lekkie zagrożenie dla TSMC, zaś Samsung w dużej mierze wypadł z wyścigu konkurencyjnego.

Strategia Samsunga obejmuje manipulowanie stopami rentowności. To, co stanowi wydajność godną produkcji w nowym węźle, jest najbardziej niejednoznacznym aspektem. Zgodnie z podejściem TSMC prawdziwa produkcja ma miejsce wtedy, gdy klienci zewnętrzni składają zamówienia i pomyślnie otrzymują swoje produkty przy bieżącym poziomie wydajności – jest to koncepcja znana jako produkcja komercyjna.

W firmie Samsung pierwsi klienci każdego nowego węzła to zazwyczaj klienci wewnętrzni, a ryzykowna produkcja rozpoczyna się od etapów o niskiej wydajności i ogłasza publicznie masową produkcję.

Ogłaszanie w trakcie prac rozwojowych masowej produkcji opartej na jednocyfrowych wskaźnikach uzysku ma charakter czysto promocyjny i pozbawiony jest znaczenia merytorycznego. W przypadkach, gdy wskaźniki wydajności są niewystarczające, klienci zazwyczaj ponoszą koszty wadliwych płytek. Biorąc pod uwagę równą gęstość, klienci preferują składanie zamówień w fabryce oferującej najwyższe stopy wydajności. W sytuacjach, gdy gęstość i wydajność są opóźnione, jedynie obniżone opłaty kontraktowe mogą przyciągnąć sporadycznych klientów, jednak takie podejście nie generuje żadnego zysku dla fabryki płytek.

Należy zauważyć, że producenci czasami ujawniają współczynniki wydajności sięgające 60%, a nawet 80%, ale liczby te często odnoszą się do prostszych układów, takich jak układy ASIC, do platform wydobywczych. I odwrotnie, wskaźniki wydajności w przypadku złożonych układów, takich jak procesory aplikacji mobilnych (AP), mogą wynosić poniżej 50%, a w przypadku układów o dużej powierzchni, takich jak procesory graficzne, mogą wynosić nieco ponad 20%.

Nawet w przypadku tego samego procesu 7 nm wskaźniki wydajności mogą się znacznie różnić w zależności od produktu. Producenci mają tendencję do podkreślania swoich najlepszych wyników podczas
zatajanie mniej korzystnych danych, powszechną praktykę branżową.

Moment masowej produkcji i wskaźniki wydajności w fabrykach płytek to szara strefa, w której można manipulować. Porównanie to wykracza poza zwykłą równoważność węzłów procesowych i uwzględnia gęstość tranzystorów na jednostkę powierzchni oraz rzeczywisty czas i wskaźniki wydajności wymagane do zabezpieczenia zamówień klientów komercyjnych – to definiuje prawdziwą produkcję komercyjną.

W 2020 roku Samsung ogłosił masową produkcję chipów w procesie technologicznym 5 nm, pozornie wyprzedzając swoich rywali. Jednak porównanie gęstości tranzystorów i wskaźników wydajności ujawnia zupełnie inny wynik.

Jak możemy osiągnąć 5 nm bez EUV?

W poprzednich sekcjach omawialiśmy koncepcje 5 nm w przeszłości i obecnie. Mówiąc najprościej, 20 lat temu odniesienie do 5 nm oznaczało szerokość linii i długość bramek tranzystorów. Jednak obecnie 5 nm stanowi symboliczny węzeł w procesie produkcyjnym. Prawdziwą miarą postępu jest gęstość tranzystora na jednostkę powierzchni, a nie tylko ten symbol.

Następnie wyjaśnimy poprzez serię dyskusji, jak osiągnąć tak zwane „5 nm” i „3 nm” bez litografii EUV. Wykład dr Lin Benjiana „Mikrolitografia optyczna zmniejsza układy scalone o milion razy” zapewnia szczegółowy wgląd w ten temat. Zaczniemy od podstawowego wzoru na rozdzielczość optyczną (wskazówka: nie jest wymagana żadna zaawansowana matematyka, czytaj dalej, aby zrozumieć):

Połowa skoku = k1λ / sinθ.

Połowa podziałki: Jak pokazano na rysunku 2 w artykule, odnosi się do połowy podziałki, czyli szerokości linii/długości bramki plus odstępy między liniami pomnożonej przez 1/2.

k1: Współczynnik związany z procesem, kluczowy dla zmniejszenia półskoku, który jest głównym przedmiotem zainteresowania wszystkich inżynierów litografii zajmujących się fabrykami półprzewodników i rdzeniem naszej dyskusji.

λ: Długość fali źródła światła stosowanego w litografii, która spadła z 436 nm dla linii G do 13.5 nm dla EUV, co jest celem, do którego dążą producenci sprzętu litograficznego.

sinθ: Związany z kątem, pod jakim soczewka skupia światło na płaszczyźnie obrazowania, określanym przede wszystkim przez sam obiektyw, co jest również celem producentów sprzętu litograficznego.

Ponieważ jednak długość fali światła zmienia się w różnych ośrodkach, rozważając sposób zwiększenia rozdzielczości, należy również wziąć pod uwagę współczynnik załamania światła (n) ośrodka znajdującego się pomiędzy soczewką a płytką. W ten sposób formuła staje się Połowa podziałki = k1λ / (n sinθ) (Uwaga: n sinθ to apertura numeryczna (NA) narzędzia litograficznego).

Rysunek 3: Schematyczny diagram ogniskowania i obrazowania światła przez układ soczewek, gdzie n oznacza współczynnik załamania światła ośrodka, a θ oznacza kąt ogniskowania soczewki.

Używając jako przykładu maszyny do litografii zanurzeniowej 193 nm, o wartości k1 wynoszącej 0.28, współczynniku załamania światła (n) wody wynoszącym 1.44 i sinθ wynoszącym 0.93, Obliczenie połowy wysokości to (0.28 × 193) / (1.44 × 0.93) = 54.04 / 1.3392 ≈ 40 nm, co oznacza rozdzielczość 40 nm.

Dlatego w celu zwiększenia rozdzielczości maszyn litograficznych, można wprowadzić zmiany w zmiennych we wzorze, rozszerzając mianownik lub zmniejszając licznik, co prowadzi do czterech możliwości: zwiększenia kąta skupienia w celu poprawy sinθ, podniesienia współczynnika załamania światła (n) ośrodka, obniżenia współczynnika k1 lub wykorzystania źródła światła o krótszej długość fali (λ). Wśród tych opcji zmniejszenie współczynnika k1 wyróżnia się jako jeden z najważniejszych przełomów, nad którymi pracuje się obecnie w dziedzinie półprzewodników. fabs i wymaga skupienia uwagi.

Zwiększanie sinθ: Opracowywanie złożonych i dużych soczewek

sinθ jest określony przez kąt, pod jakim soczewka skupia światło, a wyższy sinθ odpowiada wyższej rozdzielczości. Soczewki stosowane w maszynach litograficznych są dostępne w różnych rozmiarach, grubościach i krzywiznach. Są one starannie układane i montowane po dokładnych obliczeniach, często wymagając instalacji dźwigiem. Obecnie systemy soczewek do maszyn litograficznych kosztują prawie 60 milionów dolarów, a systemy soczewek EUV przekraczają 100 milionów dolarów.

Rysunek 4: System soczewek maszynowych do litografii 0.9NA, gdzie NA (przysłona numeryczna) = n × sin θ

Uczynienie go tak skomplikowanym ma również na celu wypchnięcie sinθ jak najbliżej teoretycznego maksimum wynoszącego 1.

Obecnie soczewki maszyn litograficznych ArF mogą osiągnąć wartość sinθ 0.93, podczas gdy maszyny litograficzne EUV mogą osiągnąć jedynie 0.33. Wartość docelowa dla Hyper-NA EUV wynosi 0.75, co jest również ostatecznym celem ASML. Jeśli w przyszłości nie pojawią się żadne nowe przełomy technologiczne, może to potencjalnie oznaczać koniec technologii litografii fizycznej w chipach półprzewodnikowych.

Skracanie Długość fali: Precyzyjne dopasowanie materiałów i soczewek.

Skrócenie długości fali polega przede wszystkim na zmianie źródła światła, takiego jak g-line, i-line UV (ultrafiolet), KrF, ArF DUV (głębokie ultrafiolet), a obecnie EUV (ekstremalne ultrafiolet) przy długości fali 13.5 nm. Dalsze skracanie długości fali prowadzi do powstania promieni rentgenowskich.

Zmiana źródła światła pozwala uzyskać pożądaną długość fali, ale materiały soczewek muszą być również odpowiednio dostosowane, przy czym w miarę zmniejszania się długości fal dostępnych jest mniej opcji materiałowych.

Inne rozwiązanie polega na włączeniu lusterek do zespołu obiektywu (żółta sekcja na schemacie poniżej). Takie zespoły soczewek są znane jako odblaskowo-refrakcyjne układy optyczne. Niezależnie od długości fali światła kąty padania i odbicia na powierzchniach luster są równe. Zastępując soczewki lustrami, można zwiększyć tolerancję szerokości pasma fali świetlnej.

Rysunek 5: Układ soczewek stosowany w maszynach do litografii ArF 193 nm, zawierający lustra pomiędzy zespołami soczewek, jak pokazano na schemacie.

Jeśli chodzi o długość fali 13.5 nm EUV, cały system soczewek wykorzystuje lustra, zwane w pełni odblaskowym systemem optycznym. System ten musi być zaprojektowany tak, aby umożliwiać przechodzenie wiązek światła bez zasłaniania lusterek. Dodatkowo w porównaniu z tolerancją błędów w kątach transmisji obiektywu, kąty odbicia lustrzanego wymagają znacznie większej precyzji.

Zmiana źródła światła wpływa nie tylko na materiały soczewek, ale także na materiały fotomaski, obejmujące właściwości chemiczne, przezroczystość, światłoczułość i inne cechy. Stanowi to znaczące przedsięwzięcie, wymagające licznych materiałów i receptur dostosowanych do różnych warstw procesu produkcyjnego. Wśród nich światłoczułość ma kluczowe znaczenie dla opłacalnej produkcji, ponieważ nawet kilka sekund dłuższego czasu ekspozycji na chip uważa się za koszt nie do udźwignięcia.

Zwiększanie współczynnika załamania światła ( n ): Technologia litografii zanurzeniowej

W dążeniu do zwiększenia rozdzielczości inne podejście polega na dostosowaniu ośrodka między soczewką a płytką. Technika litografii zanurzeniowej, zaproponowana przez zastępcę dyrektora ds. badań w TSMC, Lin Benjiana, polega na zastąpieniu ośrodka z powietrza, którego współczynnik załamania światła jest bliski 1, wodą o współczynniku załamania światła 1.44. To skutecznie zmniejsza równoważną długość fali ze 193 nm do około 134 nm, skalowaną według współczynnika załamania światła ośrodka.

Rysunek 6: Różnice pomiędzy systemami do litografii suchej i systemami do litografii zanurzeniowej

Technologia litografii zanurzeniowej umożliwia kontynuowanie procesów półprzewodnikowych przy użyciu tej samej długości fali i masek, po prostu wprowadzając wodę pomiędzy soczewkę a płytkę. Teoria jest prosta, ale wyzwaniem jest praktyczne wdrożenie. Na przykład w systemach zanurzeniowych w wodzie DI (woda dejonizowana) mogą tworzyć się pęcherzyki powietrza, które należy całkowicie usunąć. Co więcej, woda musi przepływać szybko i równomiernie, aby zapewnić równomierną dystrybucję i utrzymanie jakości obrazowania.

Jak się dowiedzieliśmy, maszyna do litografii zanurzeniowej ASML, narzędzie Alpha, przeszła 7–8 modyfikacji specjalnie z zespołem Lin Benjiana w zakładzie TSMC w Nanke w ciągu ponad dwóch lat. Nawet po ukończeniu maszyny Alpha wersja Beta wymagała dużej siły roboczej w fabryce płytek do przetworzenia niezliczonej liczby płytek, redukując początkowe wady z tysięcy do setek lub dziesiątek, a ostatecznie do zera. Proces ten był żmudny i wymagający.

Zmniejszanie k1: Techniki zwiększania rozdzielczości (RET).

Ostatnim podejściem do poprawy rozdzielczości jest zmniejszenie wartości k1, co ma kluczowe znaczenie dla inżynierów zajmujących się procesami litografii w fabrykach półprzewodników, szczególnie do tworzenia chipów 5 nm przy użyciu DUV (Deep Ultrafioletowy) litografia.

Pierwszym wyzwaniem, któremu należy sprostać, jest „zapobieganie wibracjom”, podobnie jak stabilizacja obrazu w fotografii, w której stara się zminimalizować wibracje względne pomiędzy płytką a maską podczas naświetlania. Zapewnia to bardziej precyzyjne wzorce ekspozycji i przywraca rozdzielczość utraconą na skutek wibracji. Drugie wyzwanie polega na „minimalizowaniu niepożądanych odbić”, mające na celu wyeliminowanie zbędnych odbić od powierzchni płytki podczas naświetlania. Ulepszenia tych parametrów wykazały, że k1 można kontrolować do około 0.65.

Aby jeszcze bardziej zwiększyć rozdzielczość, stosuje się techniki obrazowania dwuwiązkowego, łącznie z oświetleniem pozaosiowym i maskami z przesunięciem fazowym. Oświetlenie pozaosiowe reguluje kąt padania światła, umożliwiając przedostawanie się światła ukośnego do maski. Dostosowując te kąty, interferencja między tymi dwiema wiązkami zwiększa rozdzielczość i zwiększa głębię ostrości. Maski z przesunięciem fazowym modyfikują maskę, wprowadzając 180-stopniową różnicę fazową pomiędzy światłem przechodzącym przez sąsiednie przezroczyste obszary. Obydwa podejścia mogą indywidualnie zmniejszyć o połowę wartość k1, ale wchodzą w zakres koncepcji obrazowania dwuwiązkowego i nie mogą być stosowane razem. Metody te zazwyczaj mogą zmniejszyć k1 do około 0.28.

Dalsza redukcja k1 wymaga użycia wielu masek, zwanych wielokrotnymi wzorami, technika, w której skomplikowane wzory są rozdzielane pomiędzy dwie lub więcej masek z luźniejszymi wzorami, przy naprzemiennym naświetlaniu płytki (jak pokazano na rysunku 7).

Rysunek 7: Schemat ideowy masek używanych w maszynie litograficznej 28 nm. Światło przechodzi przez białe otwory, rzucając żółte kropki na fotorezyst na płytce. Dzięki zastosowaniu dwóch masek dla oddzielnych ekspozycji uzyskano poprawę rozdzielczości.

Jednakże podwojenie czasów ekspozycji powoduje zmniejszenie o połowę wydajności płytki na godzinę (WPH), zakładając, że pozostaje niezmieniona. Wielokrotna ekspozycja również zmniejsza stopę zwrotu. W połączeniu ze zmniejszoną mocą wyjściową stwarza to nieznośne obciążenie dla przemysłu półprzewodników, który ponad wszystko ceni efektywność kosztową. Wydłużone czasy ekspozycji nieuchronnie prowadzą do niższych wydajności, przez co inżynierowie mogą się uratować.

W maszynach do litografii zanurzeniowej zastosowanie technik takich jak korekcja bliskości optycznej (OPC) oraz łączona optymalizacja źródeł światła i masek może obniżyć wartości k1 do 0.2, osiągając rozdzielczość 28 nm. Przy podwójnej ekspozycji k1 można zmniejszyć z początkowej wartości 0.28 do 0.14, uzyskując rozdzielczość 20 nm. Poczwórna ekspozycja może dodatkowo zmniejszyć k1 do 0.07, osiągając rozdzielczość około 10 nm, przewyższającą nawet rozdzielczość 11.5 nm maszyn litograficznych EUV. Stanowi to teoretyczną podstawę litografii zanurzeniowej Wielokrotne narażenie podejście do uzyskiwania węzłów 7 nm, 5 nm, a nawet 3 nm.

Tabela 4: Teoretyczne osiągalne rozdzielczości przy użyciu różnych technik zwiększania rozdzielczości w maszynach do litografii zanurzeniowej 193 nm

Chociaż teoria wydaje się prosta, jej praktyczne zastosowanie nie jest łatwe, szczególnie w przypadku krytycznej technologii samonastawnego wielokrotnego wzorowania (SAMP), która pozwala na znaczną redukcję wartości k1. Kluczem do tej technologii jest dokładność nakładania maszyn litograficznych, określająca precyzję wyrównania pomiędzy warstwami na chipach, a tym samym wpływająca na wydajność wielokrotnych ekspozycji.

Jednym ze sposobów poprawy dokładności nakładki jest uzyskanie wyższej wartości precyzja sprzęt, taki jak maszyna litograficzna 2100i DUV. Ponadto każda fabryka półprzewodników ma swój własny, unikalny zestaw technik. Obecnie TSMC jest jedyną firmą na świecie, która może osiągnąć nakładanie niemal jednej maszyny (DCO) przy użyciu nakładki wielu maszyn (MMO), poza wydajnością maszyny litograficznej. Istnieją dwa dane referencyjne: TSMC wykorzystuje maszynę litograficzną MMO:2.5 nm 1980ci z wydajnością poczwórnego naświetlania przekraczającą 80%, podczas gdy fabryka na kontynencie posiadająca MMO:1.5 nm 2050i i poczwórną ekspozycją osiągnęła wydajność bliską 50% po dwa lata ciągłych wysiłków.

W zeszłym roku Międzyuczelniane Centrum Mikroelektroniki (IMEC) w Belgii opublikowało schemat techniczny umożliwiający osiągnięcie 5 nm przy użyciu maszyn do litografii zanurzeniowej z ośmiokrotną ekspozycją.

W przypadku innych ścieżek technologicznych IMEC i Mentor wspólnie opracowały technologię Self-Aligned Lithography and Etching (SALELE), która nie wymaga dodatkowego, nadmiarowego metalu i kondensatorów. Zbadali także metodę litografii, która omija tradycyjne użycie maski, skupiając się na badaniach materiałowych, najpierw syntetyzując polimery, a następnie wywołując określone interakcje chemiczne poprzez ogrzewanie, aby osiągnąć „ukierunkowany samoorganizacja” (DSA), tworząc struktury o jednej czwartej pierwotnego rozmiaru.

Co więcej, ponieważ EUV jest łatwo absorbowany i nie jest w stanie zwiększyć współczynnika załamania światła (wartość n), tak jak DUV po zanurzeniu w wodzie, ASML poprawia się dzięki High-NA i Hyper-NA w celu zwiększenia sinθ, ale ścieżka ta ostatecznie osiągnie swoje granice. Dlatego w procesie produkcji półprzewodników znaczne zmniejszenie k1 poprzez wielokrotne naświetlanie pozostaje kluczową technologią, niezależnie od tego, czy jest to DUV, czy EUV. Podkreśla to również rosnące znaczenie osadzania i akwaforta sprzęt. AMAT, LAM i TEL intensywnie rozwijają powiązane technologie, w tym bardziej złożone impulsy, dokładniejszą kontrolę i narzędzia o większej mocy, zwłaszcza technologię osadzania warstw atomowych i trawienia, które zmienią tradycyjne trasy procesów.

Wracając do tabeli gęstości tranzystorów w drugiej części artykułu, nie skupiamy się na tym, czy przyszłe węzły będą oznaczone jako „3 nm”, czy „N+4”. liczy się to, czy można znacząco zwiększyć gęstość tranzystorów chipowych.

Poprzednie

Slkor Micro Semiconductor uzyskał nowy patent na wzór użytkowy dla tyrystorowego urządzenia grzewczego

Następna