Como podemos produzir um chip de 5 nm sem uma máquina de litografia EUV?

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2024-07-01 3140

É verdade que as máquinas de litografia ultravioleta profunda (DUV), que existem há mais de 20 anos, ainda estão em uso e avançando. O uso da litografia DUV de imersão combinada com técnicas de multipadrão torna totalmente viável a produção de chips de 5 nm, e até mesmo potencialmente de 3 nm em cenários extremos de custo sem objeto.

Embora teoricamente viável e parcialmente validado por algumas fábricas no nó de 7 nm, esta abordagem requer várias condições críticas para alinhar simultaneamente. A principal delas é a "precisão de sobreposição" em padrões múltiplos - alinhamento preciso de padrões entre múltiplas exposições.

Além disso, inúmeras outras técnicas de processo entram em ação, como máscaras de mudança de fase, correção de proximidade óptica baseada em modelo, técnicas de gravação como padrão quádruplo autoalinhado e até mesmo tecnologias emergentes de litografia de automontagem direcionada. Essas abordagens oferecem possibilidades de produção de chips de 5 nm sem depender apenas de litografia de alta resolução.

É claro que a adoção de tais métodos acarreta custos elevados, de modo que as fábricas de semicondutores normalmente evitam usar tais medidas extremas para produzir em massa chips de processos avançados. Afinal de contas, as soluções convencionais são normalmente selecionadas com base na concorrência do mercado, garantindo que apenas os métodos de produção mais viáveis comercialmente perduram.

Vamos começar com alguns conhecimentos básicos, mas sinta-se à vontade para pular esta parte se já tiver uma compreensão sistemática dos nós do processo.

5nm é apenas um jogo de palavras?

Para entender se a litografia de imersão combinada com padrões múltiplos pode atingir 5 nm, primeiro precisamos de clareza sobre o que "5 nm" se refere. Recentemente, tem havido um debate renovado sobre este tema, com alegações de que a ASML expôs as estratégias das fábricas de semicondutores.

Antes de nos aprofundarmos no tópico das larguras de linha, é crucial compreender o papel dos transistores e a importância da largura de linha neste contexto.

Os transistores utilizam uma porta para controlar a condução e o corte dos circuitos: a condução representa "1", enquanto o corte representa "0", permitindo a computação binária. O comprimento da porta (ou comprimento do canal) impacta diretamente a velocidade com que a corrente pode fluir entre a fonte e o dreno do transistor. Portas menores melhoram o desempenho do transistor, permitindo um fluxo de corrente mais rápido e, portanto, um desempenho mais robusto do chip.

Figura 1: Diagrama esquemático da estrutura plana de um MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor).

No passado, o comprimento da porta do transistor era definido como a largura da linha, alinhando-se com os nomes dos nós do processo, onde litografia, deposição, gravação e difusão foram processos centrais para reduzir a largura das linhas.

Com o surgimento de estruturas de transistores tridimensionais como FinFETs e Nanosheets, a indústria de semicondutores mudou o foco para enfatizar o desempenho equivalente. Apesar de serem rotuladas como 14nm, essas tecnologias têm comprimentos de porta que excedem em muito os 14nm. Por exemplo, o processo de 14 nm da Intel apresenta um comprimento de porta de 24 nm, enquanto o processo de 7 nm da TSMC tem um comprimento de porta de 22 nm.

Por outro lado, a largura da linha por si só não serve como parâmetro característico para medir a densidade do transistor. Isso ocorre porque mesmo com larguras de linha pequenas, se o espaçamento entre as portas for grande, o número de transistores que podem ser acomodados por unidade de área permanece limitado. Para representar com precisão a miniaturização dos componentes, outra métrica crucial entra em ação: o pitch, conforme ilustrado no diagrama abaixo. Por exemplo, onde anteriormente cabiam 9 transistores em uma área de unidade, a redução do passo permite acomodar 10 transistores.

Figura 2: Relação entre largura da linha/comprimento da porta, passo e meio passo.

Na década de 1990, antes de 0.35 μm, nós de processo, meio passo (a metade do passo) e comprimentos de porta foram todos alinhados. No entanto, divergência entre meio passo, comprimento da porta e nós que surgiram depois disso. A relação e evolução dos nós, meio passo e comprimentos de porta podem ser claramente observadas no gráfico a seguir.

Tabela 1: Correspondência de nós de processo, meio passo e comprimentos de porta em diferentes anos, unidades: nm

Voltando ao tópico inicial, quando falamos sobre 5 nm, na verdade estamos nos referindo ao seu nó de processo e não à largura real da linha.

Muitas pessoas gostam de dizer que os valores nanométricos reivindicados por vários gigantes dos semicondutores hoje são apenas termos de marketing. Estritamente falando, isto tem sido verdade para todos os nós de processo há vinte anos. Dez anos atrás, quando a indústria entrou na era das estruturas tridimensionais FinFET de 14 nm, quebrou completamente a associação entre nós, passo, comprimento da porta e largura da linha.

Sem um padrão unificado, as empresas naturalmente usam esses termos para brincar com os conceitos. A Samsung foi pioneira com seu nó de 14 nm, levando a TSMC a seguir o exemplo rapidamente, embora conservadoramente o tenha rotulado como 16 nm. Apenas a Intel, autoproclamada seguidora fiel da Lei de Moore, teimosamente aderiu às convenções tradicionais de nomenclatura para larguras de linha até 2021, quando finalmente revisou a nomenclatura de seus nós para se alinhar com a concorrência.

Mas há algum problema com isso? Na verdade, não há problema algum.

Os transistores há muito tempo passaram de estruturas planas para tridimensionais. Se traduzirmos o conceito de largura de linha em densidade de transistores (MTr/mm², ou seja, milhões de transistores por milímetro quadrado), descobrimos que a Lei de Moore não desapareceu; ela continua a operar de uma forma diferente — a densidade de transistores por unidade de área tem aumentado consistentemente. A Lei de Moore afirmava originalmente que "o número de transistores por chip dobra a cada 2 meses".

A Batalha da Densidade do Transistor na Indústria de Semicondutores

As diversas dimensões características dos transistores são diversas e complexas, com cada fabricante tendo diferentes definições de projeto. Consequentemente, produtos de fabricantes diferentes que utilizam a mesma tecnologia de processo podem não ser totalmente comparáveis.

Atualmente, a única maneira intuitiva de comparar diferenças nos processos de fabricação é retornar à essência da Lei de Moore e comparar a densidade do transistor – isto é, o número de transistores por unidade de área.

Tabela 2: Densidade de transistores por milímetro quadrado em vários nós para as principais fundições de wafers, dados parciais obtidos de terceiros

De acordo com os dados da tabela, no nó de 14 nm, Intel, TSMC e Samsung atingem aproximadamente 0.3 bilhão de transistores por milímetro quadrado.

A partir de 10nm, a Intel rebatizou seu 14nm+++ para Intel 10, mantendo o nome atualizado, mas reduzindo a densidade do transistor para a mais baixa entre os concorrentes. A Samsung otimizou seu nó de 10 nm para um nó de 8 nm, quase igualando o nível da TSMC.

Em 2018, foi fundada a A TSMC foi pioneira na produção de 7 nm usando litografia de imersão (1980Ci) e padronização quad. A Samsung respondeu um ano depois com a litografia EUV, mas enfrentou problemas de rendimento devido ao desconhecimento, levando-os a abandonar seus chips Orion por telefones Samsung, optando por usar chips Qualcomm a um custo 30% menor que o da TSMC, mantendo a Qualcomm como um cliente importante. Enquanto isso, a Intel ainda estava reduzindo o desempenho de 14nm+++, enquanto TSMC dominou com 7nm.

A evolução de 7 nm da TSMC, de N7 e N7P baseados em DUV para N7+ e N6 baseados em EUV, atingiu densidades de transistores que aumentaram de 0.91 para 1.16 bilhão. A Samsung atingiu 0.95 bilhão, enquanto a Intel atingiu apenas 1 bilhão de densidades de transistores em 2020.

Em 2020, Samsung anunciou a produção de 5nm com um pequeno aumento na densidade do transistor de 0.95 bilhão para 1.27 bilhão, e sua versão aprimorada de 4 nm alcançou 1.37 bilhão de transistores, ficando aquém dos 5 nm iniciais da TSMC em 1.5 bilhão e o N4P aprimorado em 1.8 bilhão, o que foi uma atualização substancial de 7 nm. A Samsung enfrentou desafios semelhantes no nó de 3 nm.

Em 2021, a Intel renomeou seus nós: 10nm tornou-se Intel 7, 7nm tornou-se Intel 4 e outros nós foram refinados para Intel 3, Intel 20A e Intel 18A. O roteiro do CEO Pat Gelsinger visava conquistar três nós em cinco anos, embora a Intel 7 já aproveitasse seus 10 nm, e a Intel 4 e a Intel 3 representassem versões refinadas do mesmo nó.

Com base no entendimento atual, o progresso da Intel com o Intel 18A provavelmente será adiado até pelo menos 2026, enquanto o 2nm de primeira geração da TSMC pode iniciar a produção no final de 2025. O chip A19 da Apple no início de 2025 provavelmente dependerá das taxas de rendimento de 2 nm da TSMC, após o lançamento antecipado do A3 de 17 nm de primeira geração com melhoria marginal. Notavelmente, as densidades de N4P e N3B na TSMC foram de 1.8 bilhão e 1.9 bilhão, respectivamente, com ganhos modestos.

A Apple pode mudar sua estratégia este ano, pressionando a TSMC a explorar mais a fundo o potencial da tecnologia de 3nm. O A18, que adota a tecnologia N3P, representa um aumento na densidade de transistores de 1.9 bilhão para 2.8 bilhões em comparação com o A17, ainda em 3nm, cujos concorrentes apresentam densidades abaixo de 1.8 bilhão e baixo rendimento em pequenos lotes.

Uma tendência digna de nota é a extensão da Lei de Moore de 18 para 24 meses, desacelerando para 30 meses pós-7nm, com produção de 7nm em 2018, 5nm em 2020, 3nm em 2023 e 2nm antecipados em 2025, progredindo aproximadamente a cada dois ou três anos. . Tecnologicamente falando, 1.4 nm poderia manter esse ritmo, mas além de 1 nm, o avanço do nó pode se estender por mais de 40 meses, impactando positivamente a contagem de transistores enquanto reduz as larguras de linha.

Nos próximos 20 anos, o total de transistores de chip continuará a crescer rapidamente, superando potencialmente as projeções originais da Lei de Moore sobre a potência de um chip único, exemplificadas pela previsão da TSMC de um trilhão de transistores em uma GPU na próxima década. Os avanços futuros não dependerão apenas de melhorias de processos, mas também de estruturas 3D otimizadas, novos materiais 2D e técnicas avançadas de embalagem, continuamente impulsionar o transistor conta efetivamente.

A produção em massa e a taxa de rendimento tornaram-se uma área cinzenta.

Tabela 3: As principais fábricas de wafer têm um cronograma de produção entre 32/28 nm e 14 nm de acordo com o roteiro tecnológico, com um nó adicional em 22 nm.

No passado, ser o primeiro a produzir em massa era uma vantagem crítica na competição acirrada entre Intel, Samsung e TSMC. Quem conseguisse primeiro alcançar a produção em massa ganhava uma vantagem significativa.

No entanto, hoje há uma enorme disparidade na forma como cada empresa define seus nós de processo. Por exemplo, embora todos afirmem estar em 5 nm, as densidades dos transistores podem variar drasticamente. Desta perspectiva, a Intel representa uma ligeira ameaça para a TSMC, enquanto a Samsung saiu em grande parte da corrida competitiva.

A estratégia da Samsung inclui a manipulação das taxas de rendimento. O que constitui um rendimento digno de produção num novo nó é o aspecto mais ambíguo. Seguindo a abordagem da TSMC, a verdadeira produção ocorre quando os clientes externos fazem pedidos e recebem com sucesso seus produtos nos níveis de rendimento atuais – um conceito conhecido como produção comercial.

Na Samsung, os clientes iniciais de cada novo nó são normalmente internos, com a produção de risco começando em estágios de baixo rendimento enquanto anuncia publicamente a produção em massa.

Anunciar a produção em massa com base em taxas de rendimento de um dígito durante o desenvolvimento é puramente promocional e carece de significado substantivo. Nos casos em que as taxas de rendimento são insuficientes, os clientes normalmente arcam com o custo dos wafers defeituosos. Dadas densidades iguais, os clientes preferencialmente fazem pedidos na fábrica que oferece as taxas de rendimento mais altas. Em situações em que as taxas de densidade e de rendimento são atrasadas, apenas as taxas contratuais reduzidas podem atrair clientes esporádicos, mas esta abordagem não consegue gerar qualquer lucro para a fábrica de wafers.

É importante notar que os fabricantes por vezes divulgam taxas de rendimento tão elevadas como 60% ou mesmo 80%, mas estes números referem-se frequentemente a chips mais simples, como ASICs para plataformas de mineração. Por outro lado, as taxas de rendimento para chips complexos, como processadores de aplicativos móveis (APs), podem estar abaixo de 50%, e para chips de grande área, como GPUs, podem ser pouco mais de 20%.

Mesmo com o mesmo processo de 7 nm, as taxas de rendimento podem diferir significativamente dependendo do produto. Os fabricantes tendem a destacar seus melhores números enquanto
retenção de dados menos favoráveis, uma prática comum da indústria.

O momento da produção em massa e as taxas de rendimento nas fábricas de wafer são uma área cinzenta pronta para manipulação. Essa comparação vai além da simples equivalência de nós de processo e envolve densidades de transistor por unidade de área e o tempo real e as taxas de rendimento necessárias para garantir os pedidos dos clientes comerciais – isso define a verdadeira produção comercial.

Em 2020, a Samsung anunciou a produção em massa de chips de 5 nm, aparentemente ultrapassando os seus rivais. No entanto, a comparação das densidades dos transistores e das taxas de rendimento revela um resultado completamente diferente.

Como podemos alcançar 5 nm sem EUV？

Nas seções anteriores, discutimos os conceitos de 5 nm no passado e no presente. Simplificando, há 20 anos, referir-se a 5 nm significava larguras de linha e comprimentos de porta de transistores. Hoje, porém, 5 nm representa um nó simbólico no processo de fabricação. A verdadeira medida do progresso está na densidade do transistor por unidade de área, e não apenas neste símbolo.

A seguir, explicaremos através de uma série de discussões como alcançar os chamados "5nm" e "3nm" sem litografia EUV. A palestra do Dr. Lin Benjian "A microlitografia óptica reduz os ICs um milhão de vezes" fornece insights detalhados sobre este tópico. Começaremos com uma fórmula fundamental de resolução óptica (dica: não é necessária matemática avançada, continue lendo para entender):

Meio passo = k1λ / sinθ.

Meio passo: conforme ilustrado na Figura 2 do artigo, refere-se à metade do passo, que é a largura da linha/comprimento da porta mais o espaçamento entre as linhas, multiplicado por 1/2.

k1: Um coeficiente relacionado ao processo, crucial para reduzir o Half Pitch, que é o foco principal de todos os engenheiros de litografia de fábricas de semicondutores e o centro de nossa discussão.

λ: O comprimento de onda da fonte de luz usada na litografia, que diminuiu de 436nm para linha g para 13.5nm para EUV, objetivo perseguido pelos fabricantes de equipamentos de litografia.

sinθ: Relacionado ao ângulo em que a lente focaliza a luz no plano de imagem, determinado principalmente pela própria lente, também uma meta para fabricantes de equipamentos de litografia.

Porém, como o comprimento de onda da luz muda em diferentes meios, ao considerar como aumentar a resolução, o índice de refração (n) do meio entre a lente e o wafer também deve ser levado em consideração. Assim, a fórmula fica Meio passo = k1λ / (n sinθ) (Nota: n sinθ é a abertura numérica (NA) da ferramenta de litografia).

Figura 3: Diagrama esquemático de foco de luz e imagem através de um sistema de lentes, onde n representa o índice de refração do meio e θ representa o ângulo de foco da lente.

Usando uma máquina de litografia de imersão de 193 nm como exemplo, com um valor k1 de 0.28, um índice de refração (n) da água como 1.44 e senθ como 0.93, o O cálculo de Half Pitch é (0.28 × 193) / (1.44 × 0.93) = 54.04 / 1.3392 ≈ 40nm, indicando uma resolução de 40nm.

Portanto, para melhorar a resolução de máquinas de litografia, ajustes podem ser feitos nas variáveis da fórmula expandindo o denominador ou reduzindo o numerador, levando a quatro possibilidades: aumentar o ângulo de foco para melhorar sinθ, aumentar o índice de refração (n) do meio, diminuir o coeficiente k1 ou utilizar uma fonte de luz com menor Comprimento de onda (λ). Dentre essas opções, a redução do coeficiente k1 se destaca como um dos avanços mais significativos atualmente buscados pela indústria de semicondutores. fabs e merece atenção concentrada.

Aumentando sinθ: Desenvolvendo lentes complexas e grandes

senθ é determinado pelo ângulo em que a lente focaliza a luz, e um sinθ mais alto corresponde a uma resolução mais alta. As lentes usadas nas máquinas de litografia vêm em vários tamanhos, espessuras e curvaturas. Eles são meticulosamente empilhados e montados após cálculos precisos, muitas vezes exigindo instalações de guindastes. Atualmente, os sistemas de lentes das máquinas de litografia custam quase US$ 60 milhões, com os sistemas de lentes EUV excedendo US$ 100 milhões.

Figura 4: Sistema de lentes de máquina de litografia 0.9NA, onde NA (Abertura Numérica) = n × sin θ

Torná-lo tão complexo também visa levar sinθ o mais próximo possível do máximo teórico de 1.

Atualmente, as lentes das máquinas de litografia ArF podem atingir um valor senθ de 0.93, enquanto as máquinas de litografia EUV podem atingir apenas 0.33. A meta para o Hyper-NA EUV é 0.75, que também é o objetivo final da ASML. Se não surgirem novos avanços tecnológicos no futuro, isto poderá potencialmente marcar o fim da tecnologia de litografia física para chips semicondutores.

Encurtando Wavelength: Combinação precisa de materiais e lentes.

O encurtamento do comprimento de onda depende principalmente da mudança da fonte de luz, como linha g, linha i UV (ultravioleta), KrF, ArF DUV (ultravioleta profundo) e, atualmente, EUV (ultravioleta extremo) em um comprimento de onda de 13.5 nm. O encurtamento adicional do comprimento de onda leva à formação de raios X.

A alteração da fonte de luz permite atingir o comprimento de onda desejado, mas os materiais das lentes também devem ser ajustados de forma correspondente, com menos opções de materiais disponíveis à medida que os comprimentos de onda diminuem.

Outra solução envolve a incorporação de espelhos no conjunto da lente (seção amarela no diagrama abaixo). Tais conjuntos de lentes são conhecidos como sistemas ópticos reflexivos-refrativos. Independentemente do comprimento de onda da luz, os ângulos de incidência e reflexão nas superfícies espelhadas são iguais. Ao substituir lentes por espelhos, a tolerância à largura de banda das ondas de luz pode ser aumentada.

Figura 5: Sistema de lentes usado em máquinas de litografia ArF de 193 nm, incorporando espelhos entre os conjuntos de lentes, conforme mostrado no diagrama.

Quando se trata do comprimento de onda de 13.5 nm do EUV, todo o sistema de lentes emprega espelhos, conhecidos como sistema óptico reflexivo completo. Este sistema deve ser projetado para permitir a passagem dos feixes de luz sem obstruir os espelhos. Além disso, em comparação com a tolerância a erros nos ângulos de transmissão da lente, os ângulos de reflexão do espelho exigem uma precisão muito maior.

A mudança da fonte de luz não afeta apenas os materiais das lentes, mas também envolve os materiais para fotorresistentes, abrangendo propriedades químicas, transparência, fotossensibilidade e outras características. Isto constitui um empreendimento significativo, exigindo numerosos materiais e formulações para abordar diferentes camadas do processo de fabricação. Entre estes, a fotossensibilidade é crucial para uma fabricação econômica, já que mesmo alguns segundos a mais de tempo de exposição por chip são considerados um custo insuportável.

Aumentando o índice de refração (n): Tecnologia de litografia por imersão

Na busca por melhorar a resolução, outra abordagem envolve ajustar o meio entre a lente e o wafer. A técnica de litografia por imersão, proposta pelo vice-diretor de pesquisa da TSMC, Lin Benjian, substitui o meio do ar, que possui índice de refração próximo a 1, pela água, que possui índice de refração de 1.44. Isto reduz efetivamente o comprimento de onda equivalente de 193 nm para aproximadamente 134 nm, dimensionado pelo índice de refração do meio.

Figura 6: Diferenças entre sistemas de litografia seca e sistemas de litografia por imersão

A tecnologia de litografia por imersão permite que os processos de semicondutores continuem usando o mesmo comprimento de onda e máscaras, simplesmente introduzindo água entre a lente e o wafer. A teoria é simples, mas o desafio reside na implementação prática. Por exemplo, em sistemas de imersão, podem formar-se bolhas de ar na água DI (água deionizada), que devem ser completamente removidas. Além disso, a água deve fluir rápida e uniformemente para garantir uma distribuição uniforme e manter a qualidade da imagem.

Como aprendemos, a máquina de litografia por imersão da ASML, a ferramenta Alpha, passou por 7 a 8 modificações especificamente com a equipe de Lin Benjian nas instalações da TSMC em Nanke durante um período de mais de dois anos. Mesmo depois de concluir a máquina Alpha, a versão Beta exigia muita mão de obra na fábrica de wafers para processar incontáveis wafers, reduzindo os defeitos iniciais de milhares para centenas ou dezenas e, finalmente, para zero. Este processo foi árduo e exigente.

Reduzindo k1: Técnicas de Melhoria de Resolução (RET).

A abordagem final para melhorar a resolução é reduzir o valor k1, que é crucial para engenheiros de processo de litografia em fábricas de semicondutores, especialmente para criar chips de 5nm usando DUV (Deep Ultravioleta) litografia.

O primeiro desafio a enfrentar é a "prevenção de vibrações", semelhante à estabilização de imagem na fotografia, onde são feitos esforços para minimizar as vibrações relativas entre o wafer e a máscara durante a exposição. Isto garante padrões de exposição mais precisos e restaura a resolução perdida devido a vibrações. O segundo desafio é “minimizar reflexos indesejados”, com o objetivo de eliminar reflexos desnecessários da superfície do wafer durante a exposição. Melhorias nesses parâmetros mostraram que k1 pode ser controlado em torno de 0.65.

Para melhorar ainda mais a resolução, são empregadas técnicas de imagem de feixe duplo, incluindo iluminação fora do eixo e máscaras de mudança de fase. A iluminação fora do eixo ajusta o ângulo de incidência da luz, permitindo que a luz oblíqua entre na máscara. Ao ajustar estes ângulos, a interferência entre estes dois feixes melhora a resolução e aumenta a profundidade de campo. As máscaras de mudança de fase modificam a máscara para introduzir uma diferença de fase de 180 graus entre a luz que passa por regiões transparentes adjacentes. Ambas as abordagens podem reduzir pela metade o valor k1 individualmente, mas se enquadram no conceito de imagem de feixe duplo e não podem ser usadas juntas. Esses métodos normalmente podem reduzir k1 para cerca de 0.28.

A redução adicional de k1 envolve o uso de múltiplas máscaras, conhecidas como padronização múltipla, uma técnica em que padrões intrincados são divididos entre duas ou mais máscaras com padrões mais soltos, alternando exposições no wafer (como mostrado na Figura 7).

Figura 7: Diagrama esquemático das máscaras utilizadas em uma máquina de litografia de 28nm. A luz passa através de aberturas brancas, projetando pontos amarelos no fotorresiste do wafer. Ao usar duas máscaras para exposições separadas, o aprimoramento da resolução é alcançado.

No entanto, duplicar os tempos de exposição resulta na redução pela metade da taxa de saída do wafer por hora (WPH), assumindo que ela permaneça inalterada. Exposições múltiplas também diminuem as taxas de rendimento. Quando combinado com a redução da produção, isto cria um fardo intolerável para a indústria de semicondutores, que valoriza a eficiência de custos acima de tudo. O aumento dos tempos de exposição leva inevitavelmente a rendimentos mais baixos, tornando as taxas de rendimento a única forma de os engenheiros se salvarem.

Em máquinas de litografia de imersão, o uso de técnicas como correção óptica de proximidade (OPC) e otimização conjunta de fontes de luz e máscaras pode reduzir os valores de k1 para 0.2, alcançando uma resolução de 28 nm. Com dupla exposição, k1 pode ser reduzido de 0.28 para 0.14 iniciais, atingindo uma resolução de 20 nm. A exposição quádrupla pode diminuir ainda mais k1 para 0.07, alcançando uma resolução de cerca de 10 nm, superando até mesmo a resolução de 11.5 nm das máquinas de litografia EUV. Isto forma a base teórica para a litografia de imersão Exposição múltipla abordagem para alcançar nós de 7nm, 5nm e até 3nm.

Tabela 4: Resoluções teóricas alcançáveis usando várias técnicas de aprimoramento de resolução para máquinas de litografia de imersão de 193 nm

Embora a teoria pareça simples, sua aplicação prática está longe de ser fácil, especialmente com a tecnologia crítica de padronização múltipla autoalinhada (SAMP), que permite uma redução significativa nos valores de k1. A chave para esta tecnologia reside na precisão da sobreposição das máquinas de litografia, determinando a precisão do alinhamento entre as camadas dos chips e, assim, afetando o rendimento de múltiplas exposições.

Uma abordagem para melhorar a precisão da sobreposição é adquirir maior precisão equipamentos, como a máquina de litografia 2100i DUV. Além disso, cada fábrica de semicondutores possui seu próprio conjunto exclusivo de técnicas. Atualmente, a TSMC é a única empresa no mundo capaz de atingir uma sobreposição de máquina quase perfeita (DCO) utilizando sobreposição de múltiplas máquinas (MMO), além do desempenho da máquina de litografia. Há dois dados para referência: a TSMC utiliza uma máquina de litografia MMO:2.5nm 1980ci com rendimento de exposição quádrupla superior a 80%, enquanto a fábrica na China continental, com uma máquina MMO:1.5nm 2050i e exposição quádrupla, alcançou um rendimento próximo a 50% após dois anos de esforços contínuos.

No ano passado, o Centro Interuniversitário de Microeletrônica (IMEC) da Bélgica divulgou um esquema técnico para atingir 5 nm usando máquinas de litografia de imersão com exposição óctupla.

Em outras rotas tecnológicas, IMEC e Mentor desenvolveram em conjunto a tecnologia Self-Aligned Lithography and Etching (SALELE), que não requer metais e capacitores redundantes adicionais. Eles também exploraram um método de litografia que contorna o uso tradicional de máscaras, concentrando-se na pesquisa de materiais, sintetizando primeiro polímeros e depois induzindo interações químicas específicas por meio de aquecimento para alcançar a "Automontagem Direcionada" (DSA), formando estruturas com um quarto do tamanho original.

Além disso, devido ao EUV ser facilmente absorvido e incapaz de aumentar o índice de refração (valor n) como o DUV com imersão em água, o ASML está melhorando através de High-NA e Hyper-NA para melhorar o sinθ, mas esse caminho acabará atingindo seus limites. Portanto, no processo de fabricação de semicondutores, a redução significativa de k1 por meio de múltiplas exposições continua sendo uma tecnologia crucial, independentemente de ser DUV ou EUV. Isto também destaca a crescente importância da deposição e gravura equipamento. AMAT, LAM e TEL estão desenvolvendo vigorosamente tecnologias relacionadas, incluindo pulsos mais complexos, controle mais preciso e ferramentas de maior potência, especialmente deposição de camada atômica e tecnologia de gravação, que alterarão as rotas tradicionais do processo.

Voltando à tabela de densidade de transistores na segunda parte do artigo, se os futuros nós serão rotulados como "3nm" ou "N+4" não é o foco; o que importa é se a densidade do transistor do chip pode ser aumentada significativamente.

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