Comment pouvons-nous produire une puce de 5 nm sans machine de lithographie EUV ?

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2024-07-01 3103

Il est vrai que les machines de lithographie par ultraviolet profond (DUV), qui existent depuis plus de 20 ans, sont toujours utilisées et en progrès. L’utilisation de la lithographie DUV par immersion combinée à des techniques de création de motifs multiples rend tout à fait possible la production de puces de 5 nm, et même potentiellement de 3 nm dans des scénarios extrêmes sans coût et sans objet.

Bien que théoriquement réalisable et partiellement validée par certaines usines au niveau du nœud 7 nm, cette approche nécessite l'alignement simultané de plusieurs conditions critiques. L'élément clé parmi ceux-ci est la « précision de superposition » dans les motifs multiples : un alignement précis des motifs entre plusieurs expositions.

De plus, de nombreuses autres techniques de traitement entrent en jeu, telles que les masques à déphasage, la correction optique de proximité basée sur un modèle, les techniques de gravure telles que la configuration quadruple auto-alignée et même les technologies émergentes de lithographie à auto-assemblage dirigé. Ces approches offrent des possibilités de production de puces de 5 nm sans recourir uniquement à la lithographie à plus haute résolution.

Bien entendu, l’adoption de telles méthodes entraîne des coûts élevés, de sorte que les usines de fabrication de semi-conducteurs évitent généralement de recourir à des mesures aussi extrêmes pour produire en masse des puces à processus avancé. Après tout, les solutions traditionnelles sont généralement sélectionnées en fonction de la concurrence sur le marché, garantissant ainsi que seules les méthodes de fabrication les plus viables commercialement perdurent.

Commençons par quelques connaissances fondamentales, mais n'hésitez pas à ignorer cette partie si vous avez déjà une compréhension systématique des nœuds de processus.

Le 5 nm n’est-il qu’un jeu de mots ?

Pour comprendre si la lithographie par immersion combinée à la création de motifs multiples peut atteindre 5 nm, nous devons d'abord clarifier ce à quoi « 5 nm » fait référence. Récemment, un nouveau débat a eu lieu sur ce sujet, avec des affirmations selon lesquelles ASML aurait exposé les stratégies des usines de semi-conducteurs.

Avant d'aborder le sujet des largeurs de ligne, il est crucial de comprendre le rôle des transistors et l'importance de la largeur de ligne dans ce contexte.

Les transistors utilisent une grille pour contrôler la conduction et la coupure des circuits : la conduction représente « 1 », tandis que la coupure représente « 0 », ce qui permet le calcul binaire. La longueur de grille (ou longueur de canal) a un impact direct sur la vitesse de circulation du courant entre la source et le drain du transistor. Des grilles plus courtes améliorent les performances du transistor, permettant une circulation du courant plus rapide et donc de meilleures performances de la puce.

Figure 1 : Schéma de principe de la structure plane d'un MOSFET (transistor à effet de champ métal-oxyde-semiconducteur).

Dans le passé, la longueur de grille du transistor était définie comme la largeur de ligne, en s'alignant sur les noms de nœuds de processus., où la lithographie, le dépôt, la gravure et la diffusion étaient des processus centraux pour réduire la largeur des lignes.

Avec l’émergence de structures de transistors tridimensionnels telles que les FinFET et les Nanosheets, l’industrie des semi-conducteurs s’est concentrée sur l’accent mis sur des performances équivalentes. Bien qu’elles soient étiquetées 14 nm, ces technologies ont des longueurs de grille dépassant largement 14 nm. Par exemple, le processus 14 nm d'Intel présente une longueur de grille de 24 nm, tandis que le processus 7 nm de TSMC a une longueur de grille de 22 nm.

D'un autre côté, la largeur de ligne à elle seule ne sert pas de paramètre caractéristique pour mesurer la densité des transistors. En effet, même avec de petites largeurs de ligne, si l'espacement entre les grilles est grand, le nombre de transistors pouvant être logés par unité de surface reste limité. Pour décrire avec précision la miniaturisation des composants, une autre mesure cruciale entre en jeu : le pas, comme illustré dans le diagramme ci-dessous. Par exemple, alors qu'auparavant 9 transistors tenaient dans une zone unitaire, la réduction du pas permet d'accueillir 10 transistors.

Figure 2 : Relation entre la largeur de ligne/longueur de porte, le pas et le demi-pas.

Dans les années 1990, avant 0.35μm, les nœuds de processus, le demi-pas (la moitié du pas) et les longueurs de porte étaient tous alignés. Cependant, divergence entre le demi-pas, la longueur de la porte et les nœuds sont apparus par la suite. La relation et l'évolution des nœuds, du demi-pas et des longueurs de porte peuvent être clairement observées à partir du tableau suivant.

Tableau 1 : Correspondance des nœuds de processus, des demi-pas et des longueurs de porte sur différentes années, unités : nm

Pour en revenir au sujet initial, lorsque nous parlons de 5 nm, nous faisons en fait référence à son nœud de processus plutôt qu'à sa largeur de ligne réelle.

Beaucoup de gens aiment dire que les valeurs nanométriques revendiquées aujourd’hui par divers géants des semi-conducteurs ne sont que des termes marketing. À proprement parler, cela était vrai pour tous les nœuds de processus il y a vingt ans. Il y a dix ans, lorsque l'industrie est entrée dans l'ère des structures tridimensionnelles FinFET 14 nm, elle a complètement rompu l'association entre nœuds, pas, longueur de porte et largeur de ligne.

Sans norme unifiée, les entreprises utilisent naturellement ces termes pour jouer avec les concepts. Samsung a été pionnier avec son nœud 14 nm, ce qui a incité TSMC à emboîter le pas, bien qu'il l'ait étiqueté de manière prudente comme 16 nm. Seul Intel, adepte autoproclamé de la loi de Moore, a obstinément adhéré aux conventions de dénomination traditionnelles pour les largeurs de ligne jusqu'en 2021, date à laquelle ils ont finalement révisé le nom de leurs nœuds pour s'aligner sur ceux de leurs concurrents.

Mais y a-t-il un problème avec cela ? En fait, il n’y a aucun problème.

Les transistors sont depuis longtemps passés d'une structure plane à une structure tridimensionnelle. Si l'on traduit le concept de largeur de ligne en densité de transistors (MTr/mm², soit millions de transistors par millimètre carré), on constate que la loi de Moore n'a pas disparu ; elle continue de fonctionner sous une forme différente : la densité de transistors par unité de surface a constamment augmenté. La loi de Moore stipulait initialement que « le nombre de transistors par puce double tous les 2 mois ».

La bataille de la densité des transistors dans l'industrie des semi-conducteurs

Les différentes dimensions caractéristiques des transistors sont diverses et complexes, chaque fabricant ayant des définitions de conception différentes. Par conséquent, les produits de différents fabricants utilisant la même technologie de traitement peuvent ne pas être entièrement comparables.

Actuellement, la seule façon intuitive de comparer les différences dans les processus de fabrication est de revenir à l'essence de la loi de Moore et de comparer la densité des transistors, c'est-à-dire le nombre de transistors par unité de surface.

Tableau 2 : Densité de transistors par millimètre carré à différents nœuds pour les principales fonderies de plaquettes, données partielles provenant de tiers

Selon les données du tableau, au niveau du nœud 14 nm, Intel, TSMC et Samsung atteignent environ 0.3 milliard de transistors par millimètre carré.

À partir du 10 nm, Intel a rebaptisé son 14 nm+++ en Intel 10, gardant le nom à jour mais réduisant la densité des transistors au plus bas parmi ses concurrents. Samsung a optimisé son nœud 10 nm en un nœud 8 nm, correspondant presque au niveau de TSMC.

En 2018, TSMC a été le pionnier de la production en 7 nm en utilisant la lithographie par immersion (1980Ci) et la configuration quadruple. Samsung a répliqué un an plus tard avec la lithographie EUV, mais a été confronté à des problèmes de rendement en raison d'une méconnaissance, ce qui les a amenés à abandonner leurs puces Orion pour les téléphones Samsung, choisissant plutôt d'utiliser des puces Qualcomm à un coût 30 % inférieur à celui de TSMC, conservant Qualcomm comme client majeur. Pendant ce temps, Intel réduisait toujours les performances de 14 nm +++, tandis que TSMC a dominé avec 7 nm.

L'évolution 7 nm de TSMC, des N7 et N7P basés sur DUV aux N7+ et N6 basés sur EUV, a permis d'atteindre des densités de transistors passant de 0.91 à 1.16 milliard. Samsung a atteint 0.95 milliard, tandis qu'Intel n'a atteint qu'une densité de 1 milliard de transistors en 2020.

En 2020, Samsung a annoncé la production de 5 nm avec une légère augmentation de la densité des transistors de 0.95 milliard à 1.27 milliard, et leur version améliorée de 4 nm a atteint 1.37 milliard de transistors, en deçà des 5 nm initiaux de TSMC à 1.5 milliard et le N4P amélioré à 1.8 milliard, ce qui représente une amélioration substantielle par rapport au 7 nm. Samsung a été confronté à des défis similaires au niveau du nœud 3 nm.

En 2021, Intel a renommé ses nœuds : 10 nm est devenu Intel 7, 7 nm est devenu Intel 4 et d'autres nœuds ont été affinés en Intel 3, Intel 20A et Intel 18A. La feuille de route du PDG Pat Gelsinger visait à conquérir trois nœuds sur cinq ans, bien qu'Intel 7 ait déjà exploité leur 10 nm et qu'Intel 4 et Intel 3 représentaient des versions raffinées du même nœud.

D'après les connaissances actuelles, les progrès d'Intel avec l'Intel 18A sont probablement retardés jusqu'en 2026 au moins., tandis que la première génération de 2 nm de TSMC pourrait commencer sa production d'ici fin 2025. La puce A19 d'Apple au début de 2025 dépendra probablement des taux de rendement de 2 nm de TSMC, après la sortie anticipée de l'A3 de 17 nm de première génération avec une amélioration marginale. Notamment, les densités N4P et N3B à TSMC étaient respectivement de 1.8 milliard et 1.9 milliard, avec des gains modestes.

Apple pourrait changer de stratégie cette année, poussant TSMC à explorer plus profondément le potentiel du 3 nm. L'A18, adoptant le N3P, marque une augmentation de la densité de 1.9 milliard à 2.8 milliards de transistors par rapport à l'A17, toujours de 3 nm, avec des densités concurrentes inférieures à 1.8 milliard et un faible rendement en petits lots.

Une tendance notable est l'extension de la loi de Moore de 18 à 24 mois, ralentissant à 30 mois après le 7 nm, avec une production de 7 nm en 2018, de 5 nm en 2020, de 3 nm en 2023 et prévue de 2 nm en 2025, progressant environ tous les deux à trois ans. . Technologiquement parlant, 1.4 nm pourrait maintenir ce rythme, mais au-delà de 1 nm, l'avancement des nœuds pourrait s'étendre jusqu'à plus de 40 mois, impactant positivement le nombre de transistors tout en réduisant les largeurs de ligne.

Au cours des 20 prochaines années, le nombre total de transistors sur puce continuera de croître rapidement, dépassant potentiellement les projections originales de la loi de Moore sur la puissance des puces uniques, illustrées par la prévision de TSMC d'un billion de transistors sur un GPU au cours de la prochaine décennie. Les progrès futurs ne reposeront pas uniquement sur l'amélioration des processus, mais également sur des structures 3D optimisées, de nouveaux matériaux 2D et des techniques d'emballage avancées, en permanence. stimuler le transistor compte efficacement.

La production de masse et le taux de rendement sont devenus une zone grise.

Tableau 3 : Les principales usines de fabrication de plaquettes ont un calendrier de production compris entre 32/28 nm et 14 nm selon la feuille de route technologique, avec un nœud supplémentaire à 22 nm.

Dans le passé, être le premier à produire en masse constituait un avantage crucial dans la concurrence féroce entre Intel, Samsung et TSMC. Celui qui parvenait le premier à réaliser une production de masse gagnait un avantage significatif.

Cependant, aujourd'hui, il existe une énorme disparité dans la manière dont chaque entreprise définit ses nœuds de processus. Par exemple, même si tous prétendent être à 5 nm, les densités des transistors peuvent varier considérablement. De ce point de vue, Intel constitue une légère menace pour TSMC, tandis que Samsung est largement sorti de la course à la concurrence.

La stratégie de Samsung inclut la manipulation des taux de rendement. Ce qui constitue un rendement digne de production sur un nouveau nœud est l’aspect le plus ambigu. Selon l'approche de TSMC, la véritable production se produit lorsque les clients externes passent des commandes et reçoivent avec succès leurs produits aux niveaux de rendement actuels – un concept connu sous le nom de production commerciale.

Chez Samsung, les clients initiaux de chaque nouveau nœud sont généralement internes, la production à risque commençant aux étapes à faible rendement tout en annonçant publiquement la production de masse.

Annoncer une production de masse basée sur des taux de rendement à un chiffre pendant le développement est purement promotionnel et manque de signification substantielle. Dans les cas où les taux de rendement sont insuffisants, les clients supportent généralement le coût des tranches défectueuses. À densité égale, les clients passent préférentiellement leurs commandes auprès de l’usine offrant les taux de rendement les plus élevés. Dans les situations où la densité et les taux de rendement sont à la traîne, seules des frais contractuels réduits peuvent attirer des clients sporadiques, mais cette approche ne génère aucun profit pour l'usine de fabrication de plaquettes.

Il est important de noter que les fabricants divulguent parfois des taux de rendement allant jusqu'à 60 %, voire 80 %, mais ces chiffres concernent souvent des puces plus simples comme les ASIC pour les plates-formes minières. À l’inverse, les taux de rendement des puces complexes comme les processeurs d’applications mobiles (AP) peuvent être inférieurs à 50 %, et pour les puces de grande surface comme les GPU, il pourrait être légèrement supérieur à 20 %.

Même avec le même processus 7 nm, les taux de rendement peuvent différer considérablement selon le produit. Les constructeurs ont tendance à mettre en avant leurs meilleurs chiffres tout en
retenir des données moins favorables, une pratique courante dans l’industrie.

Le calendrier de la production de masse et les taux de rendement dans les usines de fabrication de plaquettes constituent une zone grise propice à la manipulation. Cette comparaison va au-delà de la simple équivalence des nœuds de processus et implique les densités de transistors par unité de surface ainsi que les délais et les taux de rendement réels requis pour garantir les commandes des clients commerciaux : cela définit une véritable production commerciale.

En 2020, Samsung a annoncé la production en série de puces 5 nm, dépassant apparemment ses concurrents. Cependant, la comparaison des densités de transistors et des taux de rendement révèle un résultat complètement différent.

Comment pouvons-nous atteindre 5 nm sans EUV？

Dans les sections précédentes, nous avons discuté des concepts du 5 nm dans le passé et le présent. En termes simples, il y a 20 ans, faire référence à 5 nm signifiait les largeurs de raies et les longueurs de grille des transistors. Aujourd’hui, cependant, le 5 nm représente un nœud symbolique dans le processus de fabrication. La véritable mesure du progrès réside dans la densité des transistors par unité de surface plutôt que dans ce seul symbole.

Ensuite, nous expliquerons à travers une série de discussions comment réaliser ce que l'on appelle « 5 nm » et « 3 nm » sans lithographie EUV. La conférence du Dr Lin Benjian « La microlithographie optique rétrécit les circuits intégrés un million de fois » fournit des informations détaillées sur ce sujet. Nous commencerons par une formule fondamentale de résolution optique (indice : aucun calcul avancé n'est requis, continuez à lire pour comprendre) :

Demi-pas = k1λ / sinθ.

Demi-pas : comme le montre la figure 2 de l'article, il s'agit de la moitié du pas, qui correspond à la largeur de ligne/longueur de la porte plus l'espacement entre les lignes, multiplié par 1/2.

k1 : coefficient lié au processus, crucial pour réduire le demi-pas, qui est l'objectif principal de tous les ingénieurs en lithographie de fabrication de semi-conducteurs et le cœur de notre discussion.

λ : La longueur d'onde de la source lumineuse utilisée en lithographie, qui est passée de 436 nm pour la raie g à 13.5 nm pour l'EUV, un objectif poursuivi par les fabricants d'équipements de lithographie.

sinθ : lié à l'angle selon lequel l'objectif focalise la lumière sur le plan d'imagerie, principalement déterminé par l'objectif lui-même, également un objectif pour les fabricants d'équipements de lithographie.

Cependant, étant donné que la longueur d'onde de la lumière change selon les milieux, lorsqu'on réfléchit à la manière d'augmenter la résolution, l'indice de réfraction (n) du milieu situé entre la lentille et la plaquette doit également être pris en compte. La formule devient donc Demi-pas = k1λ / (n sinθ) (Remarque : n sinθ est l'ouverture numérique (NA) de l'outil de lithographie).

Figure 3 : Diagramme schématique de la focalisation et de l’imagerie de la lumière à travers un système de lentilles, où n représente l’indice de réfraction du milieu et θ représente l’angle de focalisation de la lentille.

En utilisant comme exemple une machine de lithographie par immersion à 193 nm, avec une valeur k1 de 0.28, un indice de réfraction (n) de l'eau de 1.44 et un sinθ de 0.93, le Le calcul du demi-pas est (0.28 × 193) / (1.44 × 0.93) = 54.04 / 1.3392 ≈ 40 nm, indiquant une résolution de 40 nm.

Par conséquent, pour améliorer la résolution des machines de lithographie, des ajustements peuvent être apportés aux variables de la formule en élargissant le dénominateur ou en réduisant le numérateur, conduisant à quatre possibilités : augmenter l'angle de focalisation pour améliorer sinθ, augmenter l'indice de réfraction (n) du milieu, abaisser le coefficient k1 ou utiliser une source lumineuse avec un indice de réfraction plus court. Longueur des ondes (λ). Parmi ces options, la réduction du coefficient k1 apparaît comme l'une des avancées les plus significatives actuellement recherchées par le secteur des semi-conducteurs. fabs et mérite une attention particulière.

Augmentation du sinθ : développement de lentilles complexes et de grande taille

sinθ est déterminé par l'angle auquel la lentille focalise la lumière, et un sinθ plus élevé correspond à une résolution plus élevée. Les lentilles utilisées dans les machines de lithographie sont disponibles en différentes tailles, épaisseurs et courbures. Ils sont méticuleusement empilés et assemblés après des calculs précis, nécessitant souvent l’installation de grues. Actuellement, les systèmes de lentilles des machines de lithographie coûtent près de 60 millions de dollars, les systèmes de lentilles EUV dépassant 100 millions de dollars.

Figure 4 : Système d'objectif de machine de lithographie 0.9NA, où NA (ouverture numérique) = n × sin θ

Le rendre si complexe vise également à pousser sinθ aussi près que possible du maximum théorique de 1.

Actuellement, les lentilles des machines de lithographie ArF peuvent atteindre une valeur sinθ de 0.93, tandis que les machines de lithographie EUV ne peuvent atteindre que 0.33. L'objectif pour Hyper-NA EUV est de 0.75, ce qui est également l'objectif ultime d'ASML. Si aucune nouvelle avancée technologique n’apparaît à l’avenir, cela pourrait potentiellement marquer la fin de la technologie de lithographie physique pour les puces semi-conductrices.

Raccourcissement Longueur des ondes: Correspondance précise des matériaux et des lentilles.

Le raccourcissement de la longueur d'onde repose principalement sur le changement de la source de lumière, telle que la ligne G, la ligne i UV (ultraviolet), le KrF, l'ArF DUV (ultraviolet profond) et actuellement l'EUV (ultraviolet extrême) à une longueur d'onde de 13.5 nm. Un raccourcissement supplémentaire de la longueur d'onde conduit à l'apparition de rayons X.

Changer la source de lumière permet d'obtenir la longueur d'onde souhaitée, mais les matériaux des lentilles doivent également être ajustés en conséquence, avec moins d'options de matériaux disponibles à mesure que les longueurs d'onde diminuent.

Une autre solution consiste à intégrer des miroirs dans l'ensemble lentille (section jaune dans le schéma ci-dessous). De tels ensembles de lentilles sont connus sous le nom de systèmes optiques réflectifs-réfractifs. Quelle que soit la longueur d’onde de la lumière, les angles d’incidence et de réflexion sur les surfaces des miroirs sont égaux. En remplaçant les lentilles par des miroirs, la tolérance à la bande passante des ondes lumineuses peut être augmentée.

Figure 5 : Système de lentilles utilisé dans les machines de lithographie ArF 193 nm, incorporant des miroirs entre les ensembles de lentilles, comme indiqué dans le schéma.

En ce qui concerne la longueur d'onde de 13.5 nm de l'EUV, l'ensemble du système de lentilles utilise des miroirs, appelés système optique entièrement réfléchissant. Ce système doit être conçu pour laisser passer les faisceaux lumineux sans obstruer les miroirs. De plus, comparés à la tolérance des erreurs dans les angles de transmission des lentilles, les angles de réflexion des miroirs nécessitent une précision bien plus grande.

Le changement de source lumineuse affecte non seulement les matériaux des lentilles, mais implique également les matériaux des photorésists, englobant les propriétés chimiques, la transparence, la photosensibilité et d'autres caractéristiques. Il s’agit d’une entreprise importante, nécessitant de nombreux matériaux et formulations pour répondre aux différentes étapes du processus de fabrication. Parmi ceux-ci, la photosensibilité est cruciale pour une fabrication rentable, car même quelques secondes de temps d’exposition supplémentaire par puce sont considérées comme un coût insupportable.

Augmentation de l'indice de réfraction ( n ) : Technologie de lithographie par immersion

Dans le but d'améliorer la résolution, une autre approche consiste à ajuster le milieu entre la lentille et la plaquette. La technique de lithographie par immersion, proposée par Lin Benjian, directeur adjoint de la recherche de TSMC, remplace le milieu air, qui a un indice de réfraction proche de 1, par de l'eau, qui a un indice de réfraction de 1.44. Cela réduit efficacement la longueur d'onde équivalente de 193 nm à environ 134 nm, adaptée à l'indice de réfraction du milieu.

Figure 6 : Différences entre les systèmes de lithographie sèche et les systèmes de lithographie par immersion

La technologie de lithographie par immersion permet aux processus semi-conducteurs de continuer à utiliser la même longueur d'onde et les mêmes masques en introduisant simplement de l'eau entre la lentille et la tranche. La théorie est simple, mais le défi réside dans la mise en œuvre pratique. Par exemple, dans les systèmes à immersion, des bulles d'air peuvent se former dans l'eau DI (eau déionisée), qui doivent être complètement éliminées. De plus, l’eau doit s’écouler rapidement et uniformément pour assurer une distribution uniforme et maintenir la qualité de l’imagerie.

Comme nous l'avons appris, la machine de lithographie par immersion d'ASML, l'outil Alpha, a subi 7 à 8 modifications spécifiquement avec l'équipe de Lin Benjian de l'usine TSMC de Nanke sur une période de plus de deux ans. Même après avoir terminé la machine Alpha, la version bêta nécessitait une main-d'œuvre considérable dans l'usine de fabrication de plaquettes pour traiter d'innombrables plaquettes, réduisant ainsi les défauts initiaux de milliers à des centaines ou des dizaines, et finalement à zéro. Ce processus était ardu et exigeant.

Réduction de k1 : techniques d'amélioration de la résolution (RET).

La dernière approche pour améliorer la résolution consiste à réduire la valeur k1, ce qui est crucial pour les ingénieurs en procédés lithographiques dans les usines de fabrication de semi-conducteurs, spécialement pour créer des puces de 5 nm à l'aide de DUV (Deep Ultra-violet) lithographie.

Le premier défi à relever est la « prévention des vibrations », semblable à la stabilisation d'image en photographie, où des efforts sont faits pour minimiser les vibrations relatives entre la plaquette et le masque pendant l'exposition. Cela garantit des modèles d'exposition plus précis et restaure la résolution perdue en raison des vibrations. Le deuxième défi consiste à « minimiser les reflets indésirables ». visant à éliminer les réflexions inutiles de la surface de la plaquette pendant l'exposition. Les améliorations de ces paramètres ont montré que k1 peut être contrôlé jusqu'à environ 0.65.

Pour améliorer encore la résolution, des techniques d'imagerie à double faisceau sont utilisées, y compris l'éclairage hors axe et les masques à déphasage. L'éclairage hors axe ajuste l'angle d'incidence de la lumière, permettant à la lumière oblique de pénétrer dans le masque. En ajustant ces angles, l'interférence entre ces deux faisceaux améliore la résolution et augmente la profondeur de champ. Les masques de déphasage modifient le masque pour introduire une différence de phase de 180 degrés entre la lumière passant à travers les régions transparentes adjacentes. Les deux approches peuvent réduire de moitié la valeur k1 individuellement, mais elles relèvent du concept d’imagerie à double faisceau et ne peuvent pas être utilisées ensemble. Ces méthodes peuvent généralement réduire k1 à environ 0.28.

Une réduction supplémentaire de k1 implique l'utilisation de plusieurs masques, appelés motifs multiples., une technique dans laquelle des motifs complexes sont répartis entre deux ou plusieurs masques avec des motifs plus lâches, en alternant les expositions sur la tranche (comme le montre la figure 7).

Figure 7 : Diagramme schématique des masques utilisés dans une machine de lithographie 28 nm. La lumière passe à travers des ouvertures blanches, projetant des points jaunes sur la résine photosensible de la plaquette. En utilisant deux masques pour des expositions séparées, une amélioration de la résolution est obtenue.

Cependant, le doublement des temps d'exposition entraîne une réduction de moitié du débit de production de tranches par heure (WPH), en supposant qu'il reste inchangé. Les expositions multiples diminuent également les taux de rendement. Combiné à une production réduite, cela crée un fardeau intolérable pour l’industrie des semi-conducteurs, qui privilégie avant tout la rentabilité. L'augmentation des temps d'exposition entraîne inévitablement une baisse des rendements, ce qui fait des taux de rendement le seul moyen pour les ingénieurs de se sauver.

Sur les machines de lithographie par immersion, l'utilisation de techniques telles que la correction optique de proximité (OPC) et l'optimisation conjointe des sources lumineuses et des masques peuvent réduire les valeurs k1 jusqu'à 0.2, atteignant une résolution de 28 nm. Avec une double exposition, k1 peut être réduit de 0.28 initial à 0.14, atteignant une résolution de 20 nm. La quadruple exposition peut encore réduire k1 à 0.07, atteignant une résolution d'environ 10 nm, dépassant même la résolution de 11.5 nm des machines de lithographie EUV. Ceci constitue la base théorique de la lithographie par immersion. Exposition multiple approche pour atteindre des nœuds de 7 nm, 5 nm et même 3 nm.

Tableau 4 : Résolutions théoriques réalisables à l'aide de diverses techniques d'amélioration de la résolution pour les machines de lithographie par immersion à 193 nm

Bien que la théorie semble simple, son application pratique est loin d’être facile, en particulier avec la technologie critique de configuration multiple auto-alignée (SAMP), qui permet une réduction significative des valeurs k1. La clé de cette technologie réside dans la précision de superposition des machines de lithographie, qui détermine la précision de l'alignement entre les couches sur les puces et affecte ainsi le rendement des expositions multiples.

Une approche pour améliorer la précision de la superposition consiste à acquérir des précision équipements, tels que la machine de lithographie 2100i DUV. De plus, chaque usine de semi-conducteurs possède son propre ensemble de techniques. Actuellement, TSMC est la seule entreprise au monde capable de réaliser une superposition de machine presque unique (DCO) à l'aide d'une superposition de machines multiples (MMO), en dehors des performances des machines de lithographie. Il existe deux données à titre de référence : TSMC utilise une machine de lithographie MMO : 2.5 nm 1980ci avec un rendement de quadruple exposition supérieur à 80 %, tandis que l'usine du continent avec un MMO : 1.5 nm 2050i et une quadruple exposition a atteint un rendement proche de 50 % après deux années d'efforts continus.

L'année dernière, le Centre interuniversitaire de microélectronique (IMEC) en Belgique a publié un schéma technique permettant d'atteindre 5 nm à l'aide de machines de lithographie par immersion à exposition octuple.

Dans d'autres voies technologiques, IMEC et Mentor ont développé conjointement la technologie de lithographie et de gravure auto-alignées (SALELE), qui ne nécessite pas de métal ni de condensateurs redondants supplémentaires. Ils ont également exploré une méthode de lithographie qui contourne l'utilisation traditionnelle des masques en se concentrant sur la recherche sur les matériaux, en synthétisant d'abord des polymères, puis en induisant des interactions chimiques spécifiques par chauffage pour obtenir un « auto-assemblage dirigé » (DSA), formant des structures représentant un quart de la taille d'origine.

De plus, étant donné que l'EUV est facilement absorbé et incapable d'augmenter l'indice de réfraction (valeur n) comme le DUV avec immersion dans l'eau, ASML s'améliore grâce à High-NA et Hyper-NA pour améliorer sinθ, mais cette voie atteindra finalement ses limites. Par conséquent, dans le processus de fabrication des semi-conducteurs, la réduction significative de k1 grâce à des expositions multiples reste une technologie cruciale, qu'il s'agisse de DUV ou d'EUV. Cela met également en évidence l’importance croissante des dépôts et chimique Matériel. AMAT, LAM et TEL développent vigoureusement des technologies connexes, notamment des impulsions plus complexes, un contrôle plus fin et des outils plus puissants, en particulier la technologie de dépôt et de gravure de couches atomiques, qui modifieront les itinéraires de processus traditionnels.

En revenant au tableau de densité des transistors dans la deuxième partie de l'article, la question de savoir si les futurs nœuds seront étiquetés « 3 nm » ou « N+4 » n'est pas la question ; ce qui compte est de savoir si la densité des transistors sur puce peut être augmentée de manière significative.

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