¿Cómo podemos producir un chip de 5 nm sin una máquina de litografía EUV?

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2024-07-01 3140

Es cierto que las máquinas de litografía ultravioleta profunda (DUV), que existen desde hace más de 20 años, todavía están en uso y avanzando. El uso de litografía DUV de inmersión combinada con técnicas de múltiples patrones hace que sea completamente factible producir chips de 5 nm, e incluso potencialmente de 3 nm en escenarios extremos sin costo.

Si bien es teóricamente factible y parcialmente validado por algunas fábricas en el nodo de 7 nm, este enfoque requiere que varias condiciones críticas se alineen simultáneamente. La clave entre ellas es la "precisión de superposición" en múltiples patrones: alineación precisa de patrones entre múltiples exposiciones.

Además, entran en juego muchas otras técnicas de proceso, como máscaras de cambio de fase, corrección de proximidad óptica basada en modelos, técnicas de grabado como patrones cuádruples autoalineados e incluso tecnologías emergentes de litografía de autoensamblaje dirigido. Estos enfoques ofrecen posibilidades para producir chips de 5 nm sin depender únicamente de la litografía de mayor resolución.

Por supuesto, la adopción de tales métodos implica altos costos, por lo que las fábricas de semiconductores generalmente evitan el uso de medidas tan extremas para producir en masa chips de procesos avanzados. Después de todo, las soluciones convencionales normalmente se seleccionan en función de la competencia del mercado, lo que garantiza que solo perduren los métodos de fabricación más viables comercialmente.

Comencemos con algunos conocimientos básicos, pero no dude en omitir esta parte si ya tiene una comprensión sistemática de los nodos de proceso.

¿Los 5 nm son solo un juego de palabras?

Para comprender si la litografía de inmersión combinada con múltiples patrones puede alcanzar los 5 nm, primero necesitamos aclarar a qué se refiere "5 nm". Recientemente, ha habido un renovado debate sobre este tema, con afirmaciones de que ASML ha expuesto las estrategias de las fábricas de semiconductores.

Antes de profundizar en el tema del ancho de línea, es fundamental comprender el papel de los transistores y la importancia del ancho de línea en este contexto.

Los transistores utilizan una compuerta para controlar la conducción y el corte de los circuitos: la conducción representa '1', mientras que el corte representa '0', lo que permite el cálculo binario. La longitud de la compuerta (o longitud del canal) influye directamente en la velocidad del flujo de corriente entre la fuente y el drenador del transistor. Longitudes de compuerta menores mejoran el rendimiento del transistor, permitiendo un flujo de corriente más rápido y, por lo tanto, un mayor rendimiento del chip.

Figura 1: Diagrama esquemático de la estructura plana de un MOSFET (transistor de efecto de campo de semiconductor de óxido metálico).

En el pasado, la longitud de la puerta del transistor se definía como el ancho de la línea, alineándose con los nombres de los nodos del proceso., donde la litografía, la deposición, el grabado y la difusión fueron procesos centrales para reducir el ancho de las líneas.

Con la aparición de estructuras de transistores tridimensionales como FinFET y Nanosheets, la industria de los semiconductores ha cambiado su enfoque para enfatizar el rendimiento equivalente. A pesar de estar etiquetadas como de 14 nm, estas tecnologías tienen longitudes de puerta que superan con creces los 14 nm. Por ejemplo, el proceso de 14 nm de Intel presenta una longitud de puerta de 24 nm, mientras que el proceso de 7 nm de TSMC tiene una longitud de puerta de 22 nm.

Por otro lado, el ancho de línea por sí solo no sirve como parámetro característico para medir la densidad del transistor. Esto se debe a que incluso con anchos de línea pequeños, si el espacio entre puertas es grande, el número de transistores que se pueden acomodar por unidad de área sigue siendo limitado. Para representar con precisión la miniaturización de componentes, entra en juego otra métrica crucial: el tono, como se ilustra en el siguiente diagrama. Por ejemplo, donde antes cabían 9 transistores dentro de una unidad de área, reducir el paso permite acomodar 10 transistores.

Figura 2: Relación entre ancho de línea/largo de puerta, paso y medio paso.

En la década de 1990, antes de 0.35 μm, Los nodos de proceso, el medio paso (la mitad del paso) y las longitudes de la puerta estaban todos alineados. Sin embargo, divergencia entre el medio paso, la longitud de la puerta y los nodos que surgieron a partir de entonces. La relación y evolución de los nodos, el medio paso y las longitudes de las puertas se pueden observar claramente en el siguiente cuadro.

Tabla 1: Correspondencia de nodos de proceso, semipaso y longitudes de compuerta en diferentes años, unidades: nm

Volviendo al tema inicial, cuando hablamos de 5 nm, en realidad nos referimos a su nodo de proceso en lugar de a su ancho de línea real.

A mucha gente le gusta decir que los valores nanométricos que afirman hoy en día varios gigantes de los semiconductores son meros términos de marketing. Estrictamente hablando, esto ha sido cierto para todos los nodos de proceso hace veinte años. Hace diez años, cuando la industria entró en la era de las estructuras tridimensionales FinFET de 14 nm, rompió por completo la asociación entre nodos, paso, longitud de puerta y ancho de línea.

Sin un estándar unificado, las empresas usan estos términos de forma natural para experimentar con conceptos. Samsung fue pionera con su nodo de 14 nm, lo que impulsó a TSMC a seguir su ejemplo rápidamente, aunque lo etiquetaron de forma conservadora como 16 nm. Solo Intel, autoproclamada fiel seguidora de la Ley de Moore, se adhirió obstinadamente a las convenciones de nomenclatura tradicionales para los anchos de línea hasta 2021, cuando finalmente revisó la nomenclatura de sus nodos para alinearse con la competencia.

¿Pero hay algún problema con esto? De hecho, no hay ningún problema en absoluto.

Los transistores han pasado hace tiempo de estructuras planas a tridimensionales. Si traducimos el concepto de ancho de línea a densidad de transistores (MTr/mm², es decir, millones de transistores por milímetro cuadrado), observamos que la Ley de Moore no ha desaparecido; sigue vigente de forma diferente: la densidad de transistores por unidad de área ha aumentado constantemente. La Ley de Moore establecía originalmente que «el número de transistores por chip se duplica cada 2 meses».

La batalla de la densidad de transistores en la industria de los semiconductores

Las diversas dimensiones características de los transistores son diversas y complejas, y cada fabricante tiene diferentes definiciones de diseño. En consecuencia, es posible que los productos de diferentes fabricantes que utilizan la misma tecnología de proceso no sean totalmente comparables.

Actualmente, la única forma intuitiva de comparar diferencias en los procesos de fabricación es volver a la esencia de la Ley de Moore y comparar la densidad de los transistores, es decir, el número de transistores por unidad de área.

Tabla 2: Densidad de transistores por milímetro cuadrado en varios nodos para las principales fundiciones de obleas, datos parciales obtenidos de terceros

Según los datos de la tabla, en el nodo de 14 nm, Intel, TSMC y Samsung alcanzan aproximadamente 0.3 millones de transistores por milímetro cuadrado.

A partir de 10 nm, Intel cambió el nombre de su 14 nm+++ a Intel 10, manteniendo el nombre actualizado pero reduciendo la densidad de transistores al más bajo entre los competidores. Samsung optimizó su nodo de 10 nm a 8 nm, casi igualando el nivel de TSMC.

En 2018, TSMC fue pionero en la producción de 7 nm utilizando litografía de inmersión (1980Ci) y patrones cuádruples. Samsung respondió un año después con la litografía EUV, pero enfrentó problemas de rendimiento debido a la falta de familiaridad, lo que los llevó a abandonar sus chips Orion para teléfonos Samsung, optando en su lugar por usar chips Qualcomm a un costo 30% menor que los de TSMC, manteniendo a Qualcomm como un cliente importante. Mientras tanto, Intel seguía exprimiendo el rendimiento de 14 nm+++, mientras TSMC dominó con los 7 nm.

La evolución de 7 nm de TSMC, desde los procesadores N7 y N7P basados en DUV hasta los procesadores N7+ y N6 basados en EUV, logró una densidad de transistores que aumentó de 0.91 millones a 1.16 millones. Samsung alcanzó los 0.95 millones, mientras que Intel solo alcanzó los 1 millones en 2020.

En 2020, Samsung anunció la producción de 5 nm con un pequeño aumento en la densidad de transistores de 0.95 millones a 1.27 millones, y su versión mejorada de 4 nm alcanzó 1.37 millones de transistores. por debajo de los 5 nm iniciales de TSMC con 1.5 millones y el N4P mejorado con 1.8 millones, lo que supuso una mejora sustancial con respecto a los 7 nm. Samsung enfrentó desafíos similares en el nodo de 3 nm.

En 2021, Intel cambió el nombre de sus nodos: 10 nm se convirtió en Intel 7, 7 nm se convirtió en Intel 4 y otros nodos se refinaron a Intel 3, Intel 20A e Intel 18A. La hoja de ruta del CEO Pat Gelsinger tenía como objetivo conquistar tres nodos en cinco años, aunque Intel 7 ya aprovechaba sus 10 nm, e Intel 4 e Intel 3 representaban versiones refinadas del mismo nodo.

Según el conocimiento actual, el progreso de Intel con Intel 18A probablemente se retrase hasta al menos 2026, mientras que la primera generación de 2 nm de TSMC podría comenzar a producirse a finales de 2025. El chip A19 de Apple a principios de 2025 probablemente dependerá de las tasas de rendimiento de 2 nm de TSMC, luego del lanzamiento anticipado del A3 de 17 nm de primera generación con una mejora marginal. En particular, las densidades de N4P y N3B en TSMC fueron de 1.8 millones y 1.9 millones, respectivamente, con ganancias modestas.

Apple podría cambiar de estrategia este año, impulsando a TSMC a explorar más a fondo el potencial de los 3 nm. El A18, que adopta N3P, supone un aumento de densidad de 1.9 millones a 2.8 millones de transistores en comparación con el A17, que sigue siendo de 3 nm, con densidades de la competencia inferiores a 1.8 millones y un bajo rendimiento en lotes pequeños.

Una tendencia notable es la extensión de la Ley de Moore de 18 a 24 meses, desacelerándose a 30 meses después de los 7 nm, con una producción de 7 nm en 2018, 5 nm en 2020, 3 nm en 2023 y 2 nm anticipados en 2025, progresando aproximadamente cada dos o tres años. . Tecnológicamente hablando, 1.4 nm podría mantener este ritmo, pero más allá de 1 nm, el avance del nodo puede prolongarse hasta más de 40 meses. impactando positivamente el recuento de transistores mientras se reduce el ancho de línea.

Durante los próximos 20 años, los totales de transistores de chip seguirán creciendo rápidamente, superando potencialmente las proyecciones originales de la Ley de Moore sobre la potencia de un solo chip, ejemplificadas por el pronóstico de TSMC de un billón de transistores en una GPU dentro de la próxima década. Los avances futuros no dependerán únicamente de mejoras en los procesos, sino también de estructuras 3D optimizadas, nuevos materiales 2D y técnicas de embalaje avanzadas, de forma continua. impulsar El transistor cuenta eficazmente.

La producción en masa y la tasa de rendimiento se han convertido en un área gris.

Tabla 3: Las principales fábricas de obleas tienen un cronograma de producción entre 32/28 nm y 14 nm según la hoja de ruta tecnológica, con un nodo adicional a 22 nm.

En el pasado, ser el primero en producir en masa era una ventaja fundamental en la feroz competencia entre Intel, Samsung y TSMC. Quien primero lograra la producción en masa obtendría una ventaja significativa.

Sin embargo, hoy en día, Existe una enorme disparidad en cómo cada empresa define sus nodos de proceso. Por ejemplo, aunque todos afirman estar en 5 nm, las densidades de los transistores pueden variar drásticamente. Desde esta perspectiva, Intel representa una ligera amenaza para TSMC, mientras que Samsung se ha quedado en gran medida fuera de la carrera competitiva.

La estrategia de Samsung incluye manipular las tasas de rendimiento. Lo que constituye un rendimiento digno de producción en un nuevo nodo es el aspecto más ambiguo. Siguiendo el enfoque de TSMC, la verdadera producción es cuando los clientes externos realizan pedidos y reciben exitosamente sus productos con los niveles de rendimiento actuales, un concepto conocido como producción comercial.

En Samsung, los clientes iniciales de cada nuevo nodo suelen ser internos, y la producción de riesgo comienza en etapas de bajo rendimiento mientras se anuncia públicamente la producción en masa.

Anunciar una producción en masa basada en tasas de rendimiento de un solo dígito durante el desarrollo es puramente promocional y carece de significado sustancial. En los casos en los que las tasas de rendimiento son insuficientes, los clientes suelen correr con el coste de las obleas defectuosas. Dadas las mismas densidades, los clientes prefieren realizar pedidos a la fábrica que ofrece las tasas de rendimiento más altas. En situaciones en las que tanto la densidad como las tasas de rendimiento van a la zaga, sólo las tarifas contractuales reducidas pueden atraer clientes esporádicos, pero este enfoque no logra generar ningún beneficio para la fábrica de obleas.

Es importante tener en cuenta que los fabricantes a veces revelan tasas de rendimiento de hasta el 60% o incluso el 80%, pero estas cifras a menudo se refieren a chips más simples como los ASIC para plataformas mineras. Por el contrario, las tasas de rendimiento para chips complejos como los procesadores de aplicaciones móviles (AP) pueden estar por debajo del 50%, y para chips de gran superficie como las GPU, podrían ser poco más del 20%.

Incluso con el mismo proceso de 7 nm, las tasas de rendimiento pueden diferir significativamente según el producto. Los fabricantes suelen destacar sus mejores cifras mientras
retener datos menos favorables, una práctica común en la industria.

El momento de la producción en masa y las tasas de rendimiento en las fábricas de obleas es un área gris propicia para la manipulación. Esta comparación va más allá de la simple equivalencia de nodos de proceso e involucra densidades de transistores por unidad de área y el tiempo real y las tasas de rendimiento requeridas para asegurar los pedidos de los clientes comerciales; esto define la verdadera producción comercial.

En 2020, Samsung anunció la producción en masa de chips de 5 nm, aparentemente superando a sus rivales. Sin embargo, comparar las densidades de los transistores y las tasas de rendimiento revela un resultado completamente diferente.

¿Cómo podemos lograr 5 nm sin EUV?

En las secciones anteriores, analizamos los conceptos de 5 nm en el pasado y el presente. En pocas palabras, hace 20 años, referirse a 5 nm significaba anchos de línea y longitudes de puerta de transistores. Hoy, sin embargo, los 5 nm representan un nodo simbólico en el proceso de fabricación. La verdadera medida del progreso radica en la densidad de transistores por unidad de área y no solo en este símbolo.

A continuación, explicaremos a través de una serie de discusiones cómo lograr los llamados "5 nm" y "3 nm" sin litografía EUV. La conferencia del Dr. Lin Benjian "La microlitografía óptica reduce los circuitos integrados un millón de veces" proporciona información detallada sobre este tema. Comenzaremos con una fórmula fundamental de resolución óptica (pista: no se requieren matemáticas avanzadas, sigue leyendo para comprender):

Medio paso = k1λ / sinθ.

Medio paso: como se muestra en la Figura 2 del artículo, se refiere a la mitad del paso, que es el ancho de línea/longitud de la puerta más el espacio entre líneas, multiplicado por 1/2.

k1: Un coeficiente relacionado con el proceso, crucial para reducir el Half Pitch, que es el enfoque principal de todos los ingenieros de litografía de fábricas de semiconductores y el núcleo de nuestra discusión.

λ: La longitud de onda de la fuente de luz utilizada en litografía, que ha disminuido de 436 nm para la línea g a 13.5 nm para EUV, un objetivo que persiguen los fabricantes de equipos de litografía.

sinθ: Relacionado con el ángulo en el que la lente enfoca la luz en el plano de la imagen, determinado principalmente por la propia lente, también un objetivo para los fabricantes de equipos de litografía.

Sin embargo, dado que la longitud de onda de la luz cambia en diferentes medios, al considerar cómo aumentar la resolución, también se debe tener en cuenta el índice de refracción (n) del medio entre la lente y la oblea. Así, la fórmula se convierte en Medio paso = k1λ / (n sinθ) (Nota: n sinθ es la apertura numérica (NA) de la herramienta de litografía).

Figura 3: Diagrama esquemático de enfoque de luz e imágenes a través de un sistema de lentes, donde n representa el índice de refracción del medio y θ representa el ángulo de enfoque de la lente.

Usando una máquina de litografía de inmersión de 193 nm como ejemplo, con un valor k1 de 0.28, un índice de refracción (n) del agua de 1.44 y un senθ de 0.93, el El cálculo de Half Pitch es (0.28 × 193) / (1.44 × 0.93) = 54.04 / 1.3392 ≈ 40 nm, lo que indica una resolución de 40 nm.

De esta manera, las para mejorar la resolución de las máquinas de litografía, se pueden hacer ajustes a las variables en la fórmula expandiendo el denominador o reduciendo el numerador, lo que lleva a cuatro posibilidades: aumentar el ángulo de enfoque para mejorar sinθ, aumentar el índice de refracción (n) del medio, reducir el coeficiente k1 o utilizar una fuente de luz con una longitud más corta. longitud de onda (λ). Entre estas opciones, la reducción del coeficiente k1 destaca como uno de los avances más significativos que persigue actualmente el sector de semiconductores. fábricas y merece una atención especial.

Sinθ creciente: desarrollo de lentes grandes y complejas

sinθ está determinado por el ángulo en el que la lente enfoca la luz, y un sinθ más alto corresponde a una resolución más alta. Las lentes utilizadas en las máquinas de litografía vienen en varios tamaños, espesores y curvaturas. Se apilan y ensamblan meticulosamente después de cálculos precisos, lo que a menudo requiere la instalación de grúas. Actualmente, los sistemas de lentes de las máquinas de litografía cuestan casi 60 millones de dólares, y los sistemas de lentes EUV superan los 100 millones de dólares.

Figura 4: Sistema de lentes de máquina de litografía 0.9NA, donde NA (apertura numérica) = n × sin θ

Hacerlo tan complejo también tiene como objetivo llevar sinθ lo más cerca posible del máximo teórico de 1.

Actualmente, las lentes de las máquinas de litografía ArF pueden alcanzar un valor sinθ de 0.93, mientras que las máquinas de litografía EUV solo pueden alcanzar 0.33. El objetivo de Hyper-NA EUV es 0.75, que también es el objetivo final de ASML. Si no surgen nuevos avances tecnológicos en el futuro, esto podría marcar el fin de la tecnología de litografía física para chips semiconductores.

Acortamiento Longitud de onda: Combinación precisa de materiales y lentes.

El acortamiento de la longitud de onda se basa principalmente en cambiar la fuente de luz, como g-line, i-line UV (ultravioleta), KrF, ArF DUV (ultravioleta profundo) y, actualmente, EUV (ultravioleta extremo) en una longitud de onda de 13.5 nm. Un mayor acortamiento de la longitud de onda conduce a los rayos X.

Cambiar la fuente de luz permite lograr la longitud de onda deseada, pero los materiales de las lentes también deben ajustarse correspondientemente, con menos opciones de materiales disponibles a medida que disminuyen las longitudes de onda.

Otra solución consiste en incorporar espejos en el conjunto de la lente (sección amarilla en el diagrama siguiente). Estos conjuntos de lentes se conocen como sistemas ópticos reflectantes-refractivos. Independientemente de la longitud de onda de la luz, los ángulos de incidencia y reflexión en las superficies de los espejos son iguales. Al sustituir las lentes por espejos, se puede aumentar la tolerancia al ancho de banda de las ondas de luz.

Figura 5: Sistema de lentes utilizado en máquinas de litografía ArF de 193 nm, incorporando espejos entre los conjuntos de lentes como se muestra en el diagrama.

Cuando se trata de la longitud de onda de 13.5 nm de EUV, todo el sistema de lentes emplea espejos, lo que se conoce como sistema óptico totalmente reflectante. Este sistema debe diseñarse para permitir el paso de los haces de luz sin obstruir los espejos. Además, en comparación con la tolerancia de errores en los ángulos de transmisión de la lente, los ángulos de reflexión del espejo requieren una precisión mucho mayor.

Cambiar la fuente de luz no solo afecta los materiales de las lentes sino que también involucra los materiales fotorresistentes, abarcando propiedades químicas, transparencia, fotosensibilidad y otras características. Esto constituye una tarea importante, que requiere numerosos materiales y formulaciones para abordar diferentes capas en el proceso de fabricación. Entre ellos, la fotosensibilidad es crucial para una fabricación rentable, ya que incluso unos segundos más de tiempo de exposición por chip se consideran un coste insoportable.

Aumento del índice de refracción ( n ): tecnología de litografía de inmersión

En la búsqueda de mejorar la resolución, otro enfoque implica ajustar el medio entre la lente y la oblea. La técnica de litografía por inmersión, propuesta por el subdirector de Investigación de TSMC, Lin Benjian, sustituye el medio procedente del aire, que tiene un índice de refracción cercano a 1, por agua, que tiene un índice de refracción de 1.44. Esto reduce efectivamente la longitud de onda equivalente de 193 nm a aproximadamente 134 nm, escalada según el índice de refracción del medio.

Figura 6: Diferencias entre sistemas de litografía seca y sistemas de litografía por inmersión

La tecnología de litografía por inmersión permite que los procesos de semiconductores sigan utilizando la misma longitud de onda y máscaras simplemente introduciendo agua entre la lente y la oblea. La teoría es sencilla, pero el desafío radica en la implementación práctica. Por ejemplo, en los sistemas de inmersión, se pueden formar burbujas de aire en el agua DI (agua desionizada), que deben eliminarse por completo. Además, el agua debe fluir rápida y uniformemente para garantizar una distribución uniforme y mantener la calidad de las imágenes.

Como hemos aprendido, la máquina de litografía por inmersión de ASML, la herramienta Alpha, se sometió a entre 7 y 8 modificaciones específicamente con el equipo de Lin Benjian en las instalaciones de TSMC en Nanke durante un período de más de dos años. Incluso después de completar la máquina Alpha, la versión Beta requirió una gran cantidad de mano de obra en la fábrica de obleas para procesar innumerables obleas, reduciendo los defectos iniciales de miles a cientos o decenas y, en última instancia, a cero. Este proceso fue arduo y exigente.

Reducción de k1: Técnicas de mejora de la resolución (RET).

El último enfoque para mejorar la resolución es reducir el valor k1, que es crucial para los ingenieros de procesos de litografía en fábricas de semiconductores. especialmente para crear chips de 5 nm usando DUV (Deep Ultravioleta) litografía.

El primer desafío a abordar es la "prevención de vibraciones", similar a la estabilización de imagen en fotografía, donde se hacen esfuerzos para minimizar las vibraciones relativas entre la oblea y la máscara durante la exposición. Esto garantiza patrones de exposición más precisos y restaura la resolución perdida debido a las vibraciones. El segundo desafío es "minimizar los reflejos no deseados". con el objetivo de eliminar reflejos innecesarios de la superficie de la oblea durante la exposición. Las mejoras en estos parámetros han demostrado que k1 se puede controlar a alrededor de 0.65.

Para mejorar aún más la resolución, se emplean técnicas de imágenes de doble haz, incluyendo iluminación fuera del eje y máscaras de cambio de fase. La iluminación fuera del eje ajusta el ángulo de incidencia de la luz, permitiendo que la luz oblicua entre en la máscara. Al ajustar estos ángulos, la interferencia entre estos dos haces mejora la resolución y aumenta la profundidad de campo. Las máscaras de cambio de fase modifican la máscara para introducir una diferencia de fase de 180 grados entre la luz que pasa a través de regiones transparentes adyacentes. Ambos enfoques pueden reducir a la mitad el valor k1 individualmente, pero se incluyen en el concepto de imágenes de doble haz y no se pueden utilizar juntos. Estos métodos normalmente pueden reducir k1 a alrededor de 0.28.

Una mayor reducción de k1 implica el uso de múltiples máscaras, conocidas como patrones múltiples., una técnica en la que patrones intrincados se dividen entre dos o más máscaras con patrones más sueltos, alternando exposiciones en la oblea (como se muestra en la Figura 7).

Figura 7: Diagrama esquemático de las máscaras utilizadas en una máquina de litografía de 28 nm. La luz pasa a través de aberturas blancas, proyectando puntos amarillos sobre el fotorresistente de la oblea. Al utilizar dos máscaras para exposiciones separadas, se logra una mejora de la resolución.

Sin embargo, duplicar los tiempos de exposición da como resultado una reducción a la mitad de la tasa de producción de oblea por hora (WPH), suponiendo que permanezca sin cambios. Las exposiciones múltiples también reducen las tasas de rendimiento. Cuando se combina con una producción reducida, esto crea una carga intolerable para la industria de semiconductores, que valora la eficiencia de costos por encima de todo. El aumento de los tiempos de exposición conduce inevitablemente a rendimientos más bajos, lo que hace que las tasas de rendimiento sean la única forma en que los ingenieros pueden salvarse.

En las máquinas de litografía por inmersión, el uso de técnicas como la corrección óptica de proximidad (OPC) y la optimización conjunta de fuentes de luz y máscaras pueden reducir los valores de k1 a 0.2, logrando una resolución de 28 nm. Con doble exposición, k1 se puede reducir desde un 0.28 inicial a 0.14, logrando una resolución de 20 nm. La exposición cuádruple puede disminuir aún más k1 a 0.07, logrando una resolución de alrededor de 10 nm, superando incluso la resolución de 11.5 nm de las máquinas de litografía EUV. Esto forma la base teórica para la litografía de inmersión. exposición múltiple enfoque para lograr nodos de 7 nm, 5 nm e incluso 3 nm.

Tabla 4: Resoluciones teóricas alcanzables utilizando diversas técnicas de mejora de la resolución para máquinas de litografía de inmersión de 193 nm

Si bien la teoría parece simple, su aplicación práctica no es nada fácil, especialmente con la tecnología crítica de patrones múltiples autoalineados (SAMP), que permite una reducción significativa en los valores de k1. La clave de esta tecnología radica en la precisión de superposición de las máquinas de litografía, que determinan la precisión de la alineación entre capas de los chips y, por lo tanto, afectan el rendimiento de las exposiciones múltiples.

Un enfoque para mejorar la precisión de la superposición es adquirir mayor precisión equipos, como la máquina de litografía 2100i DUV. Además, cada fábrica de semiconductores tiene su propio conjunto exclusivo de técnicas. Actualmente, TSMC es la única empresa a nivel mundial que puede lograr una superposición prácticamente única (DCO) utilizando la superposición múltiple (MMO), además del rendimiento de la máquina litográfica. Hay dos datos de referencia: TSMC utiliza una máquina litográfica MMO:2.5nm 1980ci con un rendimiento de exposición cuádruple superior al 80%, mientras que la fábrica continental, con una MMO:1.5nm 2050i y exposición cuádruple, ha logrado un rendimiento cercano al 50% tras dos años de esfuerzo continuo.

El año pasado, el Centro Interuniversitario de Microelectrónica (IMEC) en Bélgica publicó un esquema técnico para lograr 5 nm utilizando máquinas de litografía de inmersión con exposición óctuple.

En otras rutas tecnológicas, IMEC y Mentor desarrollaron conjuntamente la tecnología de grabado y litografía autoalineada (SALELE), que no requiere metal ni condensadores redundantes adicionales. También exploraron un método de litografía que evita el uso tradicional de máscaras al centrarse en la investigación de materiales, sintetizando primero polímeros y luego induciendo interacciones químicas específicas mediante calentamiento para lograr un "autoensamblaje dirigido" (DSA), formando estructuras de una cuarta parte del tamaño original.

Además, debido a que EUV se absorbe fácilmente y no puede aumentar el índice de refracción (valor n) como DUV con inmersión en agua, ASML está mejorando a través de High-NA e Hyper-NA para mejorar sinθ, pero este camino finalmente llegará a sus límites. Por lo tanto, en el proceso de fabricación de semiconductores, reducir significativamente k1 mediante exposiciones múltiples sigue siendo una tecnología crucial, independientemente de si se trata de DUV o EUV. Esto también pone de relieve la creciente importancia de la deposición y aguafuerte equipo. AMAT, LAM y TEL están desarrollando vigorosamente tecnologías relacionadas, incluidos pulsos más complejos, control más preciso y herramientas de mayor potencia, especialmente tecnología de grabado y deposición de capas atómicas, que alterarán las rutas de proceso tradicionales.

Volviendo a la tabla de densidad de transistores en la segunda parte del artículo, el foco no es si los nodos futuros están etiquetados como "3 nm" o "N+4"; lo que importa es si la densidad del transistor del chip se puede aumentar significativamente.

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