Come possiamo produrre un chip da 5 nm senza una macchina di litografia EUV?

Casa Notizie Nozioni di base sull'elettronica Come possiamo produrre un chip da 5 nm senza una macchina di litografia EUV?

2024-07-01 3140

È vero che le macchine per la litografia ultravioletta profonda (DUV), che esistono da oltre 20 anni, sono ancora in uso e stanno facendo progressi. L’uso della litografia DUV ad immersione combinata con tecniche multi-patterning rende del tutto fattibile la produzione di chip da 5 nm e potenzialmente anche da 3 nm in scenari estremi senza costi aggiuntivi.

Sebbene teoricamente fattibile e parzialmente convalidato da alcuni fab nel nodo a 7 nm, questo approccio richiede diverse condizioni critiche per l’allineamento simultaneo. La chiave tra queste è la "precisione di sovrapposizione" nel multi-patterning: allineamento preciso dei pattern tra più esposizioni.

Inoltre, entrano in gioco numerose altre tecniche di processo, come le maschere di sfasamento, la correzione ottica di prossimità basata su modelli, tecniche di incisione come il pattern quadruplo autoallineato e persino le tecnologie emergenti di litografia di autoassemblaggio diretto. Questi approcci offrono la possibilità di produrre chip da 5 nm senza fare affidamento esclusivamente sulla litografia ad alta risoluzione.

Naturalmente, l’adozione di tali metodi comporta costi elevati, quindi le fabbriche di semiconduttori in genere evitano di utilizzare misure così estreme per produrre in serie chip con processi avanzati. Dopotutto, le soluzioni tradizionali vengono generalmente selezionate in base alla concorrenza di mercato, garantendo che durino solo i metodi di produzione più commercialmente validi.

Iniziamo con alcune conoscenze di base, ma sentiti libero di saltare questa parte se hai già una comprensione sistematica dei nodi del processo.

5nm è solo un gioco di parole?

Per capire se la litografia ad immersione combinata con il multi-patterning può raggiungere i 5 nm, dobbiamo prima fare chiarezza su cosa si riferisce a "5 nm". Recentemente, c'è stato un rinnovato dibattito su questo argomento, con l'affermazione che ASML avrebbe smascherato le strategie delle fabbriche di semiconduttori.

Prima di approfondire l'argomento della larghezza della linea, è fondamentale comprendere il ruolo dei transistor e il significato della larghezza della linea in questo contesto.

I transistor utilizzano un gate per controllare la conduzione e l'interruzione dei circuiti: la conduzione rappresenta "1", mentre l'interruzione rappresenta "0", consentendo il calcolo binario. La lunghezza del gate (o lunghezza del canale) influisce direttamente sulla velocità con cui la corrente può fluire tra source e drain del transistor. Lunghezze di gate più ridotte migliorano le prestazioni del transistor, consentendo un flusso di corrente più rapido e quindi prestazioni del chip più elevate.

Figura 1: Diagramma schematico della struttura planare di un MOSFET (transistor a effetto di campo a ossido di metallo e semiconduttore).

In passato, la lunghezza del gate del transistor veniva definita come la larghezza della linea, allineandola ai nomi dei nodi del processo, dove la litografia, la deposizione, l'incisione e la diffusione erano processi centrali per ridurre la larghezza delle linee.

Con l’emergere di strutture di transistor tridimensionali come FinFET e Nanosheet, l’industria dei semiconduttori ha spostato l’attenzione sull’enfasi sulle prestazioni equivalenti. Nonostante siano etichettate come 14 nm, queste tecnologie hanno lunghezze di gate che superano di gran lunga i 14 nm. Ad esempio, il processo a 14 nm di Intel presenta una lunghezza di gate di 24 nm, mentre il processo a 7 nm di TSMC ha una lunghezza di gate di 22 nm.

D'altra parte, la sola larghezza della linea non serve come parametro caratteristico per misurare la densità dei transistor. Questo perché anche con larghezze di linea ridotte, se la spaziatura tra le porte è ampia, il numero di transistor che può essere ospitato per unità di area rimane limitato. Per rappresentare con precisione la miniaturizzazione dei componenti, entra in gioco un altro parametro cruciale: il tono, come illustrato nel diagramma seguente. Ad esempio, dove in precedenza 9 transistor rientravano in un'area unitaria, riducendo il passo è possibile ospitare 10 transistor.

Figura 2: relazione tra larghezza della linea/lunghezza del cancello, passo e metà passo.

Negli anni ’1990, prima dello 0.35μm, i nodi del processo, la metà del passo (la metà del passo) e le lunghezze del cancello erano tutti allineati. Tuttavia, divergenza tra metà passo, lunghezza del cancello e nodi emersi successivamente. La relazione e l'evoluzione dei nodi, della metà passo e delle lunghezze della porta possono essere chiaramente osservate dal grafico seguente.

Tabella 1: Corrispondenza di nodi di processo, semipasso e lunghezze di porta in diversi anni, unità: nm

Tornando all'argomento iniziale, quando parliamo di 5nm, in realtà ci riferiamo al nodo del processo piuttosto che alla larghezza effettiva della linea.

A molti piace dire che i valori nanometrici rivendicati oggi dai vari giganti dei semiconduttori sono semplicemente termini di marketing. A rigor di termini, questo valeva per tutti i nodi del processo vent’anni fa. Dieci anni fa, quando l’industria entrò nell’era delle strutture tridimensionali FinFET a 14 nm, ruppe completamente l’associazione tra nodi, passo, lunghezza del gate e larghezza della linea.

Senza uno standard unificato, le aziende utilizzano naturalmente questi termini per giocare con i concetti. Samsung è stata pioniera con il suo nodo a 14 nm, spingendo TSMC a seguire rapidamente l’esempio, sebbene lo abbiano prudentemente etichettato come 16 nm. Solo Intel, autoproclamatasi fedele seguace della Legge di Moore, ha aderito ostinatamente alle tradizionali convenzioni di denominazione per la larghezza delle linee fino al 2021, quando ha finalmente rivisto la denominazione dei nodi per allinearsi con la concorrenza.

Ma c’è un problema con questo? In realtà non c'è alcun problema.

I transistor hanno da tempo compiuto la transizione da strutture planari a strutture tridimensionali. Se traduciamo il concetto di larghezza di linea in densità di transistor (MTr/mm², ovvero milioni di transistor per millimetro quadrato), scopriamo che la Legge di Moore non è scomparsa; continua a funzionare in una forma diversa: la densità di transistor per unità di superficie è costantemente aumentata. La Legge di Moore affermava originariamente che "il numero di transistor per chip raddoppia ogni 2 mesi".

La battaglia della densità dei transistor nell'industria dei semiconduttori

Le varie dimensioni caratteristiche dei transistor sono diverse e complesse e ogni produttore ha definizioni di progettazione diverse. Di conseguenza, i prodotti di diversi produttori che utilizzano la stessa tecnologia di processo potrebbero non essere del tutto comparabili.

Attualmente, l'unico modo intuitivo per confrontare le differenze nei processi di produzione è tornare all'essenza della legge di Moore e confrontare la densità dei transistor, ovvero il numero di transistor per unità di area.

Tabella 2: Densità dei transistor per millimetro quadrato in vari nodi per le principali fonderie di wafer, dati parziali provenienti da terze parti

Secondo i dati nella tabella, nel nodo a 14 nm, Intel, TSMC e Samsung raggiungono circa 0.3 miliardi di transistor per millimetro quadrato.

A partire da 10 nm, Intel ha rinominato il suo 14 nm+++ in Intel 10, mantenendo il nome aggiornato ma riducendo la densità dei transistor al livello più basso tra i concorrenti. Samsung ha ottimizzato il nodo da 10 nm a un nodo da 8 nm, quasi eguagliando il livello di TSMC.

Nel 2018, TSMC è stata pioniera nella produzione a 7 nm utilizzando la litografia ad immersione (1980Ci) e il patterning quad. Samsung ha risposto un anno dopo con la litografia EUV, ma ha dovuto affrontare problemi di rendimento a causa della scarsa familiarità, portandoli ad abbandonare i chip Orion per i telefoni Samsung, optando invece per utilizzare chip Qualcomm a un costo inferiore del 30% rispetto a TSMC, mantenendo Qualcomm come un cliente importante. Nel frattempo, Intel stava ancora riducendo le prestazioni da 14 nm+++, mentre TSMC ha dominato con 7nm.

L'evoluzione a 7 nm di TSMC da N7, N7P basati su DUV a N7+ e N6 basati su EUV ha portato a densità di transistor in aumento da 0.91 a 1.16 miliardi. Samsung ha raggiunto 0.95 miliardi, mentre Intel ha raggiunto solo 1 miliardo di transistor nel 2020.

Nel 2020, Samsung ha annunciato la produzione a 5 nm con un lieve aumento della densità dei transistor da 0.95 miliardi a 1.27 miliardi e la versione potenziata da 4 nm ha raggiunto 1.37 miliardi di transistor, non raggiungendo i 5 nm iniziali di TSMC a 1.5 miliardi e il miglioramento dell'N4P a 1.8 miliardi, che rappresenta un sostanziale aggiornamento rispetto a 7 nm. Samsung ha dovuto affrontare sfide simili nel nodo 3 nm.

Nel 2021, Intel ha rinominato i propri nodi: 10nm è diventato Intel 7, 7nm è diventato Intel 4 e ulteriori nodi sono stati perfezionati in Intel 3, Intel 20A e Intel 18A. La roadmap del CEO Pat Gelsinger mirava a conquistare tre nodi in cinque anni, sebbene Intel 7 sfruttasse già i 10 nm e Intel 4 e Intel 3 rappresentassero versioni perfezionate dello stesso nodo.

Sulla base delle conoscenze attuali, i progressi di Intel con Intel 18A saranno probabilmente ritardati almeno fino al 2026, mentre la prima generazione a 2 nm di TSMC potrebbe iniziare la produzione entro la fine del 2025. Il chip A19 di Apple all'inizio del 2025 dipenderà probabilmente dai tassi di rendimento a 2 nm di TSMC, dopo il rilascio anticipato dell'A3 di prima generazione a 17 nm con un miglioramento marginale. In particolare, le densità di N4P e N3B presso TSMC erano rispettivamente di 1.8 miliardi e 1.9 miliardi, con guadagni modesti.

Apple potrebbe cambiare strategia quest’anno, spingendo TSMC a esplorare più a fondo il potenziale dei 3 nm. L'A18, adottando N3P, segna un aumento di densità da 1.9 miliardi a 2.8 miliardi di transistor rispetto all'A17, sempre a 3 nm, con densità della concorrenza inferiori a 1.8 miliardi e bassa resa in piccoli lotti.

Una tendenza degna di nota è l'estensione della Legge di Moore da 18 a 24 mesi, con un rallentamento a 30 mesi dopo i 7 nm, con una produzione di 7 nm nel 2018, 5 nm nel 2020, 3 nm nel 2023 e una previsione di 2 nm nel 2025, con un progresso circa ogni due o tre anni . Tecnologicamente parlando, 1.4 nm potrebbe mantenere questo ritmo, ma oltre 1 nm, l’avanzamento dei nodi potrebbe allungarsi fino a oltre 40 mesi, incidendo positivamente sul conteggio dei transistor riducendo le larghezze di linea.

Nel corso dei prossimi 20 anni, il totale dei transistor dei chip continuerà a crescere rapidamente, superando potenzialmente le proiezioni originali della Legge di Moore sulla potenza di un singolo chip, esemplificate dalla previsione di TSMC di un trilione di transistor su una GPU entro il prossimo decennio. I progressi futuri non si baseranno esclusivamente sui miglioramenti dei processi ma anche su strutture 3D ottimizzate, nuovi materiali 2D e tecniche di confezionamento avanzate, in continuo potenziamento il transistor conta in modo efficace.

La produzione di massa e il tasso di rendimento sono diventati un’area grigia.

Tabella 3: Le principali fabbriche di wafer hanno una sequenza temporale di produzione compresa tra 32/28 nm e 14 nm secondo la roadmap tecnologica, con un nodo aggiuntivo a 22 nm.

In passato, essere i primi a produrre in serie era un vantaggio fondamentale nella feroce competizione tra Intel, Samsung e TSMC. Chiunque riuscisse a realizzare la produzione di massa per primo ottenne un vantaggio significativo.

Tuttavia, oggi c'è un'enorme disparità nel modo in cui ciascuna azienda definisce i propri nodi di processo. Ad esempio, anche se tutti dichiarano di essere a 5 nm, la densità dei transistor può variare drasticamente. Da questo punto di vista, Intel rappresenta una leggera minaccia per TSMC, mentre Samsung è in gran parte uscita dalla competizione competitiva.

La strategia di Samsung prevede la manipolazione dei tassi di rendimento. Ciò che costituisce un rendimento degno di produzione in un nuovo nodo è l’aspetto più ambiguo. Seguendo l'approccio di TSMC, la vera produzione avviene quando i clienti esterni effettuano ordini e ricevono con successo i loro prodotti agli attuali livelli di resa, un concetto noto come produzione commerciale.

In Samsung, i clienti iniziali per ogni nuovo nodo sono tipicamente interni, con una produzione rischiosa che inizia in fasi di basso rendimento mentre si annuncia pubblicamente la produzione di massa.

L'annuncio della produzione di massa basata su tassi di rendimento a una cifra durante lo sviluppo è puramente promozionale e privo di significato sostanziale. Nei casi in cui i tassi di rendimento sono insufficienti, in genere i clienti sostengono il costo dei wafer difettosi. A parità di densità, i clienti effettuano preferibilmente gli ordini presso il laboratorio che offre i tassi di rendimento più elevati. In situazioni in cui sia la densità che i tassi di rendimento sono in ritardo, solo tariffe contrattuali ridotte possono attrarre clienti sporadici, ma questo approccio non riesce a generare alcun profitto per la fabbrica di wafer.

È importante notare che i produttori a volte dichiarano tassi di rendimento fino al 60% o addirittura all'80%, ma queste cifre spesso si riferiscono a chip più semplici come gli ASIC per impianti minerari. Al contrario, i tassi di rendimento per chip complessi come i processori di applicazioni mobili (AP) potrebbero essere inferiori al 50% e per chip di grandi dimensioni come le GPU, potrebbero essere poco più del 20%.

Anche con lo stesso processo a 7 nm, i tassi di resa possono differire notevolmente a seconda del prodotto. I produttori tendono a mettere in risalto le loro cifre migliori
trattenere dati meno favorevoli, una pratica comune nel settore.

I tempi della produzione di massa e i tassi di resa nelle fabbriche di wafer sono un’area grigia matura per la manipolazione. Questo confronto va oltre la semplice equivalenza dei nodi di processo e coinvolge le densità dei transistor per unità di area, i tempi effettivi e i tassi di rendimento richiesti per garantire gli ordini dei clienti commerciali: ciò definisce la vera produzione commerciale.

Nel 2020, Samsung ha annunciato la produzione di massa di chip da 5 nm, superando apparentemente i suoi rivali. Tuttavia, il confronto tra la densità dei transistor e i tassi di rendimento rivela un risultato completamente diverso.

Come possiamo raggiungere i 5 nm senza EUV?

Nelle sezioni precedenti abbiamo discusso i concetti di 5 nm nel passato e nel presente. In poche parole, 20 anni fa, fare riferimento a 5 nm significava larghezza di linea e lunghezza di gate dei transistor. Oggi, tuttavia, i 5 nm rappresentano un nodo simbolico nel processo di fabbricazione. La vera misura del progresso sta nella densità dei transistor per unità di area e non solo in questo simbolo.

Successivamente, spiegheremo attraverso una serie di discussioni come ottenere i cosiddetti "5 nm" e "3 nm" senza litografia EUV. La conferenza del Dr. Lin Benjian "La microlitografia ottica riduce i circuiti integrati un milione di volte" fornisce approfondimenti dettagliati su questo argomento. Inizieremo con una formula fondamentale per la risoluzione ottica (suggerimento: non sono richiesti calcoli avanzati, continua a leggere per capire):

Mezzo passo = k1λ / sinθ.

Metà passo: come illustrato nella Figura 2 dell'articolo, si riferisce a metà del passo, ovvero la larghezza della linea/lunghezza del cancello più la spaziatura tra le linee, moltiplicata per 1/2.

k1: un coefficiente relativo al processo, cruciale per ridurre l'Half Pitch, che è l'obiettivo principale di tutti gli ingegneri litografici di fabbrica di semiconduttori e il fulcro della nostra discussione.

λ: la lunghezza d'onda della sorgente luminosa utilizzata nella litografia, che è diminuita da 436 nm per la linea g a 13.5 nm per EUV, un obiettivo perseguito dai produttori di apparecchiature per litografia.

sinθ: correlato all'angolo con cui l'obiettivo focalizza la luce sul piano dell'immagine, determinato principalmente dall'obiettivo stesso, anch'esso un obiettivo per i produttori di apparecchiature litografiche.

Tuttavia, poiché la lunghezza d'onda della luce cambia nei diversi mezzi, quando si considera come aumentare la risoluzione è necessario tenere conto anche dell'indice di rifrazione (n) del mezzo tra la lente e il wafer. Pertanto, la formula diventa Mezzo passo = k1λ / (n sinθ) (Nota: n sinθ è l'apertura numerica (NA) dello strumento di litografia).

Figura 3: diagramma schematico della messa a fuoco e dell'imaging della luce attraverso un sistema di lenti, dove n rappresenta l'indice di rifrazione del mezzo e θ rappresenta l'angolo di messa a fuoco della lente.

Utilizzando come esempio una macchina litografica a immersione da 193 nm, con un valore k1 di 0.28, un indice di rifrazione (n) dell'acqua pari a 1.44 e sinθ pari a 0.93, il Il calcolo del mezzo passo è (0.28 × 193) / (1.44 × 0.93) = 54.04 / 1.3392 ≈ 40 nm, che indica una risoluzione di 40 nm.

Perciò, per migliorare la risoluzione delle macchine litografiche, è possibile apportare modifiche alle variabili nella formula espandendo il denominatore o riducendo il numeratore, portando a quattro possibilità: aumentare l'angolo di messa a fuoco per migliorare il sinθ, aumentare l'indice di rifrazione (n) del mezzo, abbassare il coefficiente k1 o utilizzare una sorgente luminosa con un raggio più corto lunghezza d'onda (λ). Tra queste opzioni, la riduzione del coefficiente k1 si distingue come una delle scoperte più significative attualmente perseguite dai semiconduttori FAB e merita un'attenzione focalizzata.

Aumento del sinθ: sviluppo di lenti complesse e di grandi dimensioni

sinθ è determinato dall'angolo al quale l'obiettivo focalizza la luce e un sinθ più elevato corrisponde a una risoluzione più elevata. Le lenti utilizzate nelle macchine litografiche sono disponibili in varie dimensioni, spessori e curvature. Sono meticolosamente impilati e assemblati dopo calcoli precisi, spesso richiedendo l'installazione di gru. Attualmente, i sistemi di lenti delle macchine litografiche costano quasi 60 milioni di dollari, con i sistemi di lenti EUV che superano i 100 milioni di dollari.

Figura 4: Sistema di lenti per macchine litografiche 0.9NA, dove NA (apertura numerica) = n × sin θ

Renderlo così complesso ha anche lo scopo di spingere sinθ il più vicino possibile al massimo teorico di 1.

Attualmente, le lenti delle macchine litografiche ArF possono raggiungere un valore sinθ di 0.93, mentre le macchine litografiche EUV possono raggiungere solo 0.33. L'obiettivo per Hyper-NA EUV è 0.75, che è anche l'obiettivo finale di ASML. Se in futuro non emergeranno nuove scoperte tecnologiche, ciò potrebbe potenzialmente segnare la fine della tecnologia di litografia fisica per i chip semiconduttori.

Grasso solido vegetale o animale per cucinare Lunghezza d'onda: Abbinamento preciso di materiali e lenti.

L'accorciamento della lunghezza d'onda si basa principalmente sulla modifica della sorgente luminosa, come linea g, linea i UV (ultravioletto), KrF, ArF DUV (ultravioletto profondo) e attualmente EUV (ultravioletto estremo) a una lunghezza d'onda di 13.5 nm. Un ulteriore accorciamento della lunghezza d'onda porta ai raggi X.

Cambiando la sorgente luminosa è possibile ottenere la lunghezza d'onda desiderata, ma anche i materiali delle lenti devono essere adattati di conseguenza, con meno opzioni di materiali disponibili man mano che le lunghezze d'onda diminuiscono.

Un'altra soluzione prevede l'incorporazione di specchi nel gruppo lente (sezione gialla nello schema seguente). Tali gruppi di lenti sono noti come sistemi ottici riflettenti-rifrattivi. Indipendentemente dalla lunghezza d'onda della luce, gli angoli di incidenza e di riflessione sulle superfici degli specchi sono uguali. Sostituendo le lenti con specchi, è possibile aumentare la tolleranza per la larghezza di banda delle onde luminose.

Figura 5: Sistema di lenti utilizzato nelle macchine litografiche ArF da 193 nm, che incorpora specchi tra i gruppi di lenti come mostrato nel diagramma.

Quando si tratta della lunghezza d'onda di 13.5 nm dell'EUV, l'intero sistema di lenti utilizza specchi, noti come sistema ottico completamente riflettente. Questo sistema deve essere progettato per consentire il passaggio dei fasci luminosi senza ostacolare gli specchi. Inoltre, rispetto alla tolleranza degli errori negli angoli di trasmissione dell'obiettivo, gli angoli di riflessione dello specchio richiedono una precisione molto maggiore.

La modifica della sorgente luminosa non influisce solo sui materiali delle lenti, ma coinvolge anche i materiali per i fotoresist, comprendendo proprietà chimiche, trasparenza, fotosensibilità e altre caratteristiche. Si tratta di un impegno significativo, che richiede numerosi materiali e formulazioni per affrontare diversi livelli del processo di produzione. Tra questi, la fotosensibilità è fondamentale per una produzione economicamente vantaggiosa, poiché anche pochi secondi in più di tempo di esposizione per chip sono considerati un costo insopportabile.

Aumento dell'indice di rifrazione ( n ): tecnologia della litografia ad immersione

Nel tentativo di migliorare la risoluzione, un altro approccio prevede la regolazione del mezzo tra la lente e il wafer. La tecnica della litografia ad immersione, proposta dal vicedirettore della ricerca di TSMC, Lin Benjian, sostituisce il mezzo costituito dall'aria, che ha un indice di rifrazione vicino a 1, con l'acqua, che ha un indice di rifrazione di 1.44. Ciò riduce efficacemente la lunghezza d'onda equivalente da 193 nm a circa 134 nm, scalata in base all'indice di rifrazione del mezzo.

Figura 6: Differenze tra sistemi di litografia a secco e sistemi di litografia ad immersione

La tecnologia della litografia ad immersione consente ai processi dei semiconduttori di continuare utilizzando la stessa lunghezza d'onda e le stesse maschere semplicemente introducendo acqua tra la lente e il wafer. La teoria è semplice, ma la sfida sta nell’implementazione pratica. Nei sistemi ad immersione, ad esempio, nell'acqua deionizzata possono formarsi bolle d'aria che devono essere completamente rimosse. Inoltre, l'acqua deve fluire rapidamente e in modo uniforme per garantire una distribuzione uniforme e mantenere la qualità dell'immagine.

Come abbiamo appreso, la macchina per litografia ad immersione di ASML, lo strumento Alpha, è stata sottoposta a 7-8 modifiche specificatamente con il team di Lin Benjian presso la struttura di Nanke di TSMC per un periodo di oltre due anni. Anche dopo aver completato la macchina Alpha, la versione Beta richiedeva molta manodopera nella fabbrica di wafer per elaborare innumerevoli wafer, riducendo i difetti iniziali da migliaia a centinaia o decine, e infine a zero. Questo processo è stato arduo e impegnativo.

Riduzione k1: tecniche di miglioramento della risoluzione (RET).

L'approccio finale per migliorare la risoluzione è ridurre il valore k1, che è cruciale per gli ingegneri dei processi litografici nelle fabbriche di semiconduttori, soprattutto per la creazione di chip da 5 nm utilizzando DUV (Deep ultravioletto) litografia.

La prima sfida da affrontare è la “prevenzione delle vibrazioni”, simile alla stabilizzazione dell'immagine in fotografia, dove vengono fatti sforzi per ridurre al minimo le vibrazioni relative tra il wafer e la maschera durante l'esposizione. Ciò garantisce modelli di esposizione più precisi e ripristina la risoluzione persa a causa delle vibrazioni. La seconda sfida è "ridurre al minimo i riflessi indesiderati" con l'obiettivo di eliminare riflessi non necessari dalla superficie del wafer durante l'esposizione. I miglioramenti in questi parametri hanno dimostrato che k1 può essere controllato intorno a 0.65.

Per migliorare ulteriormente la risoluzione, vengono impiegate tecniche di imaging a doppio raggio, compresa l'illuminazione fuori asse e le maschere di sfasamento. L'illuminazione fuori asse regola l'angolo di incidenza della luce, consentendo alla luce obliqua di entrare nella maschera. Regolando questi angoli, l'interferenza tra questi due raggi migliora la risoluzione e aumenta la profondità di campo. Le maschere di sfasamento modificano la maschera per introdurre una differenza di fase di 180 gradi tra la luce che passa attraverso regioni trasparenti adiacenti. Entrambi gli approcci possono dimezzare il valore k1 individualmente, ma rientrano nel concetto di imaging a doppio raggio e non possono essere utilizzati insieme. Questi metodi possono tipicamente ridurre k1 a circa 0.28.

Un'ulteriore riduzione di k1 comporta l'uso di maschere multiple, note come patterning multiplo, una tecnica in cui i modelli intricati vengono divisi tra due o più maschere con modelli più sciolti, alternando esposizioni sul wafer (come mostrato nella Figura 7).

Figura 7: Diagramma schematico delle maschere utilizzate in una macchina di litografia a 28 nm. La luce passa attraverso aperture bianche, proiettando punti gialli sul fotoresist sul wafer. Utilizzando due maschere per esposizioni separate, si ottiene un miglioramento della risoluzione.

Tuttavia, raddoppiando i tempi di esposizione si ottiene un dimezzamento della velocità di produzione del wafer all'ora (WPH), supponendo che rimanga invariata. Anche le esposizioni multiple riducono i tassi di rendimento. Se combinato con la riduzione della produzione, ciò crea un onere intollerabile per l’industria dei semiconduttori, che valorizza soprattutto l’efficienza dei costi. I tempi di esposizione più lunghi portano inevitabilmente a rendimenti inferiori, rendendo i tassi di rendimento l’unico modo in cui gli ingegneri possono salvarsi.

Sulle macchine litografiche ad immersione, l'uso di tecniche come la correzione ottica di prossimità (OPC) e l'ottimizzazione congiunta di sorgenti luminose e maschere può spingere i valori k1 fino a 0.2, ottenendo una risoluzione di 28 nm. Con la doppia esposizione, k1 può essere ridotto da 0.28 a 0.14 iniziale, ottenendo una risoluzione di 20 nm. L'esposizione quadrupla può ridurre ulteriormente k1 a 0.07, ottenendo una risoluzione di circa 10 nm, superando anche la risoluzione di 11.5 nm delle macchine litografiche EUV. Ciò costituisce la base teorica per la litografia ad immersione esposizione multipla approccio per ottenere nodi da 7 nm, 5 nm e persino 3 nm.

Tabella 4: Risoluzioni teoriche ottenibili utilizzando varie tecniche di miglioramento della risoluzione per macchine litografiche a immersione da 193 nm

Sebbene la teoria sembri semplice, la sua applicazione pratica è tutt’altro che facile, soprattutto con la tecnologia critica del modello multiplo autoallineato (SAMP), che consente una riduzione significativa dei valori k1. La chiave di questa tecnologia risiede nella precisione della sovrapposizione delle macchine litografiche, che determina la precisione dell’allineamento tra gli strati sui chip e quindi influenza la resa delle esposizioni multiple.

Un approccio per migliorare la precisione della sovrapposizione è acquisire una maggiore precisione precisione attrezzature, come la macchina litografica 2100i DUV. Inoltre, ogni fabbrica di semiconduttori ha il proprio insieme unico di tecniche. Attualmente, TSMC è l'unica azienda al mondo in grado di ottenere la sovrapposizione di quasi una sola macchina (DCO) utilizzando la sovrapposizione di più macchine (MMO), oltre alle prestazioni della macchina litografica. Ci sono due dati di riferimento: TSMC utilizza una macchina litografica MMO:2.5nm 1980ci con resa di esposizione quadrupla superiore all'80%, mentre lo stabilimento sulla terraferma con una macchina litografica MMO:1.5nm 2050i e esposizione quadrupla ha raggiunto una resa vicina al 50% dopo due anni di sforzi continui.

L'anno scorso, il Centro interuniversitario di microelettronica (IMEC) in Belgio ha pubblicato uno schema tecnico per raggiungere i 5 nm utilizzando macchine di litografia a immersione con esposizione ottupla.

In altri percorsi tecnologici, IMEC e Mentor hanno sviluppato congiuntamente la tecnologia Self-Aligned Lithography and Etching (SALELE), che non richiede metalli e condensatori ridondanti aggiuntivi. Hanno anche esplorato un metodo di litografia che aggira l’uso tradizionale delle maschere concentrandosi sulla ricerca sui materiali, sintetizzando prima i polimeri e poi inducendo interazioni chimiche specifiche attraverso il riscaldamento per ottenere l’“autoassemblaggio diretto” (DSA), formando strutture un quarto delle dimensioni originali.

Inoltre, poiché l'EUV viene facilmente assorbito e non è in grado di aumentare l'indice di rifrazione (valore n) come il DUV con l'immersione in acqua, ASML sta migliorando attraverso High-NA e Hyper-NA per migliorare il sinθ, ma questo percorso alla fine raggiungerà i suoi limiti. Pertanto, nel processo di produzione dei semiconduttori, la riduzione significativa di k1 attraverso esposizioni multiple rimane una tecnologia cruciale, indipendentemente dal fatto che si tratti di DUV o EUV. Ciò evidenzia anche la crescente importanza della deposizione e acquaforte attrezzatura. AMAT, LAM e TEL stanno sviluppando vigorosamente tecnologie correlate, tra cui impulsi più complessi, controllo più preciso e strumenti ad alta potenza, in particolare la tecnologia di deposizione e incisione di strati atomici, che modificheranno i percorsi di processo tradizionali.

Tornando alla tabella della densità dei transistor nella seconda parte dell'articolo, il punto non è se i futuri nodi saranno etichettati "3nm" o "N+4"; ciò che conta è se la densità dei transistor del chip può essere aumentata in modo significativo.

Slkor Micro Semiconductor ha ottenuto un nuovo brevetto per modello di utilità per un dispositivo di riscaldamento a tiristori.

Avanti

Offre 20 modelli popolari gratuitamente: Slkor coglie l'occasione per la sostituzione domestica.