Khoa học chuỗi ngành công nghiệp chip mạnh nhất, phân tích chuyên sâu có thể kiểm soát độc lập với chip (1)

Trang chủ Tin tức Điểm nổi bật hàng ngày Khoa học chuỗi ngành công nghiệp chip mạnh nhất, phân tích chuyên sâu có thể kiểm soát độc lập với chip (1)

2022-03-17 230

Nếu ai đó nói với bạn: "Này, con chip tôi tạo ra có thể tự điều khiển 100%!" Đợi đã, đừng vội tôn thờ (tin) anh ấy trước. Hãy đọc bài viết này trước khi phát biểu. ...

Trước hết, tự chủ là gì? Cách hiểu trực quan nhất là khi người khác “bị mắc kẹt” thì họ sẽ không bị mắc kẹt. Ngành công nghiệp mạch tích hợp thường được chia thành ba lĩnh vực: thiết kế chip, sản xuất chip và thử nghiệm gói. Xem hình sau:

Chúng tôi phân tích chúng từng cái một. Thiết kế chip chủ yếu được phân tích từ ba khía cạnh: EDA, IP và thiết kế. Sản xuất chip chủ yếu được phân tích từ ba khía cạnh: thiết bị, công nghệ và vật liệu; Bao bì được phân tích từ khâu thiết kế bao bì, đóng gói sản phẩm và kiểm tra chip.

Thiết kế chip

Làm thế nào để bắt đầu một thiết kế chip? Đầu tiên, bạn cần các công cụ (EDA), sau đó bạn có thể bắt đầu thiết kế chip với sự trợ giúp của các tài nguyên (IP) hiện có cũng như các ý tưởng và kế hoạch của riêng bạn. Ở đây, chúng ta sẽ phân tích thiết kế chip từ các công cụ thiết kế chip EDA, IP và quy trình thiết kế mạch tích hợp.

1.1 EDA

EDA(Electronic Design Automation) Tự động hóa thiết kế điện tử, thường đề cập đến phần mềm được sử dụng cho thiết kế điện tử. Có người đã từng nói với tôi, "EDA có vấn đề gì vậy? Nó không phải chỉ là một công cụ thôi sao?" Đúng, nó là một công cụ, nhưng không có nó, bạn không thể thiết kế bất cứ thứ gì! Các mạch tích hợp quy mô lớn ngày nay có thể tích hợp hơn 100 triệu bóng bán dẫn trong một milimet vuông có kích thước bằng hạt vừng và có hàng trăm triệu mạng kết nối giữa các bóng bán dẫn này. Các chip SoC phổ thông hiện nay có hơn 10 tỷ bóng bán dẫn. Nếu không có công cụ EDA chính xác và mạnh mẽ thì làm sao thiết kế được nó? EDA là một công cụ thiết yếu cho việc thiết kế chip. Hiện tại, Synopsys, Cadence và Mentor (Siemens EDA) chiếm hơn 90% thị phần. Trong thiết kế chip cao cấp dưới 10 nanomet, tỷ lệ của nó thậm chí còn cao tới 100%. Có nghĩa là, gần như không thể phát triển chip dưới 10nm nếu không có công cụ EDA của ba công ty trên. Bảng sau đây cho thấy các công cụ EDA phổ biến hiện nay trong thiết kế chip:

Thiết kế chip được chia thành thiết kế, mô phỏng và xác minh, và các công cụ EDA tương ứng được chia thành các công cụ thiết kế, công cụ mô phỏng và công cụ xác minh. Công cụ thiết kế giải quyết vấn đề xây dựng mô hình, nghĩa là từ 0 đến 1 (từ đầu), trong khi công cụ mô phỏng và xác minh giải quyết vấn đề xác nhận mô hình, nghĩa là 1 là 1 hay 0.9 hay 1.1. Do đó, từ góc độ phát triển EDA, việc phát triển các công cụ thiết kế sẽ khó khăn hơn. Ngoài ra, quy mô thiết kế càng lớn thì yêu cầu của các nút quy trình càng cao và việc phát triển các công cụ EDA càng khó khăn hơn. Hiện tại, các công cụ EDA trong nước đã đạt được một số thành tựu trong một số công cụ điểm xác minh mô phỏng và chúng cũng có các công cụ toàn quy trình trong thiết kế mạch tương tự. Tuy nhiên, vẫn còn một khoảng cách lớn giữa họ và ba nhà sản xuất lớn trong việc thiết kế mạch tích hợp quy mô lớn, đặc biệt là trong quy trình thiết kế chip kỹ thuật số cao cấp.

1.2 IP

IP (Sở hữu trí tuệ) là viết tắt của ý nghĩa của quyền sở hữu trí tuệ. Trong ngành, nó đề cập đến một mô-đun có thể tái sử dụng, được xác minh và xác định trước, có thể hoàn thành một chức năng cụ thể. IP là đơn vị cơ bản của LSI và SoC thậm chí có thể nói là công nghệ ghép kênh dựa trên lõi IP. Nói chung, IP được chia thành lõi cứng, lõi mềm và lõi rắn. Nói chung, lõi cứng IP đã được ánh xạ tới một quy trình cụ thể, quy trình này đã được nhà sản xuất chip xác minh. Nó có các đặc điểm về diện tích và hiệu suất có thể dự đoán được, nhưng kém linh hoạt hơn. Lõi IP được gửi dưới dạng HDL, rất linh hoạt nhưng không thể đoán trước về hiệu suất. Lõi IP tối ưu hóa hiệu suất và diện tích của nó thông qua bố cục hoặc thư viện quy trình chung, linh hoạt và dễ dự đoán hơn lõi cứng và lõi mềm, đồng thời là sự dung hòa giữa lõi cứng và lõi mềm.

Bảng dưới đây liệt kê 10 nhà cung cấp IP hàng đầu trên thế giới hiện nay. Có thể thấy, Trung Quốc có 10 hãng lọt vào chung kết top 3 nhưng thị phần gộp của 40 hãng chỉ là 30%, trong khi riêng ARM chiếm hơn XNUMX% thị phần, trong khi doanh nghiệp Mỹ chiếm tới XNUMX% thị phần. thị phần. Nếu ARM được Nvidia mua lại, thị trường IP về cơ bản sẽ là thế giới của Hoa Kỳ. Ngoài ra, chúng tôi cũng nhận thấy Synopsys và Cadence, hai công ty EDA lớn nhất thế giới, cũng chiếm vị trí thứ hai và thứ ba trong lĩnh vực IP.

Hình dưới đây thể hiện các loại IP, trong đó bộ xử lý chiếm 51%, IP giao diện chiếm 22.1%, lớp kỹ thuật số chiếm 8.1% và lớp khác chiếm 18.8%. ARM, lớp bộ xử lý, là lớp duy nhất. Synopsys là công ty dẫn đầu ngành về giao diện IP.

1.3chu trình thiết kế

Luồng thiết kế chip có thể được chia thành luồng thiết kế IC kỹ thuật số và luồng thiết kế IC tương tự.Quy trình thiết kế IC kỹ thuật số: định nghĩa chip → thiết kế logic → tổng hợp logic → thiết kế vật lý → xác minh vật lý → phân phối bố cục.Đặc tả chip đề cập đến việc tạo ra các chỉ số chức năng và hiệu suất của chip theo yêu cầu và hoàn thành tài liệu đặc tả thiết kế.Thiết kế logic đề cập đến việc hiện thực hóa thiết kế logic ở cấp độ RTL (Mức chuyển giao đăng ký) dựa trên ngôn ngữ mô tả phần cứng và chức năng chính xác được xác minh bằng xác minh logic hoặc xác minh chính thức.Tổng hợp logic đề cập đến việc chuyển đổi RTL thành danh sách mạng cấp cổng với mục tiêu cụ thể và tối ưu hóa độ trễ, diện tích và mức tiêu thụ điện năng của danh sách mạng.Thiết kế vật lý đề cập đến quá trình sắp xếp và nối dây danh sách mạng cấp cổng theo các ràng buộc và cuối cùng tạo ra bố cục, bao gồm: nhập dữ liệu → lập kế hoạch bố trí → bố trí đơn vị → tổng hợp cây đồng hồ → nối dây.

Nhập dữ liệu là tệp tập lệnh hướng dẫn các ràng buộc về thời gian và danh sách mạng tích hợp cũng như tệp thư viện do xưởng đúc cung cấp.
Bố cục đề cập đến quá trình lập kế hoạch vị trí của các đơn vị đầu vào/đầu ra, các đơn vị vĩ mô và các mô-đun chính khác trên chip.
Bố cục ô là quá trình tự động đặt các ô tiêu chuẩn theo các ràng buộc về danh sách mạng và thời gian.
Tổng hợp cây đồng hồ đề cập đến quá trình chèn bộ đệm đồng hồ, tạo mạng đồng hồ và giảm thiểu độ trễ và độ lệch đồng hồ.Đấu dây đề cập đến quá trình tự động kết nối từng thiết bị theo mối quan hệ mạch trong các điều kiện ràng buộc về số lớp nối dây, độ rộng đường dây và khoảng cách đường dây.

Xác minh vật lý thường bao gồm kiểm tra quy tắc thiết kế bố cục (DRC), kiểm tra tính nhất quán của sơ đồ bố trí (LVS) và kiểm tra quy tắc điện (ERC).

Tape Out đề cập đến việc chuyển các tệp bố cục đến xưởng đúc để tạo ra các mẫu mặt nạ và sản xuất chip trên cơ sở rằng tất cả các lần kiểm tra và xác minh đều chính xác.Quy trình thiết kế IC tương tự: định nghĩa chip → thiết kế mạch → thiết kế bố cục → xác minh bố cục → phân phối bố cục.

Trong số đó, định nghĩa chip và phân phối bố cục giống như mạch kỹ thuật số, trong khi IC analog khác nhau về thiết kế mạch, thiết kế bố cục, xác minh bố cục và mạch kỹ thuật số.Thiết kế mạch tương tự đề cập đến việc thiết kế cấu trúc mạch tương tự cấp bóng bán dẫn theo yêu cầu của hệ thống, chức năng và hiệu suất của mạch được xác minh bởi SPICE và các công cụ mô phỏng khác.

Thiết kế bố cục tương tự là vẽ hình dạng bố cục tương ứng với sơ đồ mạch theo quy tắc thiết kế và mô phỏng chức năng và hiệu suất của bố cục.

Xác minh bố cục tương tự là để xác minh các quy tắc quy trình, quy tắc điện và kiểm tra tính nhất quán của sơ đồ mạch bố trí.Ở đây, chúng ta hãy thực hiện một bản tóm tắt đơn giản:

Thiết kế chip: Với sự hỗ trợ của các công cụ EDA, toàn bộ quá trình thiết kế chip được hoàn thành bằng cách mua ủy quyền IP + IP nghiên cứu và phát triển độc lập (phát triển hợp tác) và tuân theo quy trình mô phỏng và xác minh nghiêm ngặt của thiết kế mạch tích hợp. Trong quá trình này, EDA, IP và quy trình thiết kế nghiêm ngặt là không thể thiếu.

Hiện nay, trong ba yếu tố này, quy trình thiết kế là yếu tố đầu tiên có thể thực hiện được khả năng tự chủ.Bảng dưới đây liệt kê 10 công ty thiết kế chip hàng đầu thế giới để bạn tham khảo.

Sản xuất chip

Hiện nay, sản xuất chip là ngành có ngưỡng cao nhất trong ngành mạch tích hợp. Bạn nhìn vào ngưỡng như thế nào? Đầu tư càng cao thì càng ít người chơi, ngưỡng càng cao. Hiện tại, chỉ còn TSMC, SAMSUNG và Intel sản xuất chip cao cấp. Dưới đây, chúng tôi phân tích hoạt động sản xuất chip từ ba khía cạnh: thiết bị, công nghệ và vật liệu, đồng thời tìm kiếm khoảng cách giữa chúng tôi và công nghệ sản xuất tiên tiến.

2.1 Trang thiết bị

Việc sản xuất chip cần hơn 2,000 quy trình công nghệ để hoàn thành và mỗi bước đều phụ thuộc vào thiết bị cụ thể để đạt được quy trình đó.Có ba quy trình chính trong sản xuất chip: quang khắc, khắc và lắng đọng. Ba quy trình chính được luân chuyển nhiều lần trong quá trình sản xuất và cuối cùng các chip đủ tiêu chuẩn cũng được sản xuất.Ba thiết bị chính được sử dụng trong ba quy trình chính là thiết bị căn chỉnh mặt nạ, máy khắc và thiết bị lắng đọng màng mỏng. Ba thiết bị chính chiếm khoảng 22%, 22% và 20% tổng đầu tư thiết bị và chúng là ba thiết bị bán dẫn có tỷ trọng cao nhất.

Lấy máy căn chỉnh và khắc mặt nạ điển hình nhất làm ví dụ để giới thiệu và phân tích khả năng tự điều khiển.

máy khắc ảnh

Nguyên lý của Mask Aligner thực chất giống như một máy chiếu slide, tức là ánh sáng được chiếu lên một tấm wafer được phủ chất quang dẫn thông qua một mặt nạ (còn gọi là mặt nạ) có sơ đồ mạch điện. Vào cuối những năm 1960, Nikon và Canon của Nhật Bản bắt đầu tham gia vào lĩnh vực này và việc căn chỉnh mặt nạ cũng không phức tạp hơn nhiều so với máy ảnh vào thời điểm đó.

Bộ điều chỉnh mặt nạ EVU Quang khắc cực tím EUV (Extreme Ultra-Violet) là công nghệ in thạch bản thế hệ mới sử dụng bước sóng cực tím (EUV), có bước sóng 13.5 nm. Vì độ chính xác của kỹ thuật in thạch bản là vài nanomet nên EUV yêu cầu nồng độ ánh sáng cực cao, tương đương với việc cầm đèn pin để chiếu sáng điểm mặt trăng với không quá một đồng xu. Gương phản chiếu được yêu cầu phải dài 30cm với độ dao động dưới 0.3nm, tương đương với độ dao động của đường ray từ Bắc Kinh đến Thượng Hải dưới 1mm. Một bộ căn chỉnh mặt nạ EUV nặng 180 tấn, có hơn 100,000 bộ phận, cần 40 container để vận chuyển và mất hơn một năm để cài đặt và gỡ lỗi. Năm 2000, Nikon Nhật Bản dẫn đầu về mặt nạ cân chỉnh và đến năm 2009, ASML đã vượt xa với thị phần gần 70%. Hiện tại, chỉ ASML mới có thể cung cấp bộ chỉnh mặt nạ tiên tiến nhất. Tại quê nhà, Shanghai Microelectronics (SMEE) đã có thiết bị căn chỉnh mặt nạ với độ phân giải 90nm và thiết bị căn chỉnh mặt nạ mới đang được phát triển.

Tuyên bố miễn trừ trách nhiệm: Bài viết này được sao chép từ "Luận ngữ của Khổng Tử". Bài viết này chỉ thể hiện quan điểm cá nhân của tác giả, không thể hiện quan điểm của Sacco Micro và ngành. Nó chỉ dành cho việc in lại và chia sẻ để hỗ trợ việc bảo vệ quyền sở hữu trí tuệ. Vui lòng ghi rõ nguồn và tác giả khi tái bản. Nếu có vi phạm vui lòng liên hệ với chúng tôi để xóa.

Điện thoại công ty: +86-0755-83044319
Fax/fax:+86-0755-83975897
Email: 1615456225@qq.com
QQ: 3518641314 Quản lý Li
QQ: 332496225 Quản lý Qiu
Địa chỉ: Phòng 809, Khu C, Tòa nhà Công nghệ Zhantao, Số 1079 Đại lộ Minzhi, Quận Mới Long Hoa, Thâm Quyến

Từ các quầy hàng Huaqiangbei đến các nền tảng bán lẻ trực tuyến: Những điểm tương đồng và khác biệt giữa các nền tảng mua sắm linh kiện điện tử và mô hình Huaqiangbei

Trang Tiếp

Phỏng vấn Judy Liu của Slkor: Giành ba giải thưởng bán hàng dành cho người mới bằng cách giữ mọi thứ đơn giản