La più forte scienza della catena industriale dei chip, analisi approfondita controllabile indipendentemente dai chip (1)

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2022-03-17 229

Se qualcuno ti dice: "Ehi, il chip che ho realizzato è autocontrollabile al 100%!" Aspetta, non avere fretta di adorarlo (credergli) prima. Per favore leggi questo articolo prima di parlare. ...

Innanzitutto, cos’è l’autocontrollo? La comprensione più intuitiva è che quando gli altri "rimangono bloccati", non rimarranno bloccati. L'industria dei circuiti integrati è solitamente divisa in tre campi: progettazione di chip, produzione di chip e test di pacchetti. Vedere la figura seguente:

Li analizziamo uno per uno. Il design del chip viene analizzato principalmente sotto tre aspetti: EDA, IP e design. La produzione di chip viene analizzata principalmente sotto tre aspetti: attrezzature, tecnologia e materiali; L'imballaggio viene analizzato dalla progettazione dell'imballaggio, dall'imballaggio del prodotto e dal test dei chip.

Progettazione del chip

Come iniziare la progettazione di un chip? Innanzitutto, hai bisogno di strumenti (EDA), quindi puoi iniziare la progettazione del chip con l'aiuto delle risorse esistenti (IP) e delle tue idee e piani. Qui analizzeremo la progettazione dei chip dagli strumenti di progettazione dei chip EDA, IP e il processo di progettazione dei circuiti integrati.

1.1 EDA

EDA (Electronic Design Automation) L'automazione della progettazione elettronica si riferisce spesso al software utilizzato per la progettazione elettronica. Qualcuno una volta mi ha detto: "Cosa c'è che non va nell'EDA? Non è solo uno strumento?" Sì, è uno strumento, ma senza di esso non puoi progettare nulla! Gli odierni circuiti integrati su larga scala possono integrare più di 100 milioni di transistor in un millimetro quadrato delle dimensioni di un seme di sesamo, e ci sono centinaia di milioni di reti di connessione tra questi transistor. I chip SoC tradizionali di oggi hanno più di 10 miliardi di transistor. Se non esiste uno strumento EDA accurato e potente, come può essere progettato? L'EDA è uno strumento essenziale per la progettazione dei chip. Attualmente, Synopsys, Cadence e Mentor (Siemens EDA) occupano oltre il 90% della quota di mercato. Nella progettazione di chip di fascia alta inferiori a 10 nanometri, la sua quota arriva addirittura al 100%. Ciò significa che è quasi impossibile sviluppare un chip inferiore a 10 nm senza gli strumenti EDA delle tre società sopra citate. La tabella seguente mostra gli attuali strumenti EDA tradizionali nella progettazione dei chip:

La progettazione dei chip è divisa in progettazione, simulazione e verifica e i corrispondenti strumenti EDA sono suddivisi in strumenti di progettazione, strumenti di simulazione e strumenti di verifica. Lo strumento di progettazione risolve il problema della costruzione del modello, cioè da 0 a 1 (da zero), mentre lo strumento di simulazione e verifica risolve il problema di confermare il modello, cioè se 1 è 1 o 0.9 o 1.1. Pertanto, dal punto di vista dello sviluppo EDA, è più difficile sviluppare strumenti di progettazione. Inoltre, maggiore è la scala di progettazione, maggiori sono i requisiti dei nodi di processo e più difficile è sviluppare strumenti EDA. Al momento, gli strumenti EDA nazionali hanno ottenuto alcuni risultati in alcuni strumenti di verifica dei punti di simulazione e dispongono anche di strumenti a processo completo nella progettazione di circuiti analogici. Tuttavia, c’è ancora un grande divario tra loro e i tre principali produttori nella progettazione di circuiti integrati su larga scala, soprattutto nel processo di progettazione di chip digitali di fascia alta.

1.2 PI

IP (Proprietà Intelligente) sta per il significato dei diritti di proprietà intellettuale. Nel settore si riferisce a un modulo predefinito, verificato e riutilizzabile in grado di completare una funzione specifica. IP è l'unità base di LSI e si può dire che il SoC sia addirittura una tecnologia multiplexing basata sul core IP. Generalmente la proprietà intellettuale si divide in hard core, soft core e solid core. In genere, l'hard core dell'IP è stato mappato su un processo specifico, che è stato verificato dalla produzione dei chip. Ha le caratteristiche di area e prestazioni prevedibili, ma è meno flessibile. Il core IP è presentato in HDL, che è flessibile, ma imprevedibile nelle prestazioni. Il core IP ottimizza le sue prestazioni e la sua area attraverso il layout o la libreria di processi generale, che è più flessibile e prevedibile rispetto al core hard e al soft core ed è un compromesso tra hard core e soft core.

La tabella seguente mostra i 10 principali fornitori IP attualmente al mondo. Si può vedere che la Cina ha due finalisti tra i primi 10, ma la quota di mercato combinata delle due società è solo del 3%, mentre ARM da sola rappresenta oltre il 40% della quota di mercato, mentre le imprese americane rappresentano il 30% del mercato. la quota di mercato. Se ARM venisse acquisita da Nvidia, il mercato IP sarebbe sostanzialmente il mondo degli Stati Uniti. Inoltre, troviamo anche che Synopsys e Cadence, le due più grandi società EDA al mondo, occupano anche la seconda e la terza posizione nel campo della proprietà intellettuale.

La figura seguente mostra i tipi di IP, in cui il processore rappresenta il 51%, l'IP dell'interfaccia rappresenta il 22.1%, la classe digitale rappresenta l'8.1% e gli altri rappresentano il 18.8%. ARM, la classe di processori, è l'unica. Synopsys è il leader del settore nell'interfaccia IP.

1.3ciclo di progettazione

Il flusso di progettazione del chip può essere suddiviso in flusso di progettazione di circuiti integrati digitali e flusso di progettazione di circuiti integrati analogici.Processo di progettazione di circuiti integrati digitali: definizione del chip → progettazione logica → sintesi logica → progettazione fisica → verifica fisica → consegna del layout.La specifica del chip si riferisce alla realizzazione della funzione e dell'indice di prestazione del chip in base ai requisiti e al completamento del documento delle specifiche di progettazione.La progettazione logica si riferisce alla realizzazione della progettazione logica a livello RTL (Register-Transfer Level) basata sul linguaggio di descrizione dell'hardware e il corretto funzionamento viene verificato mediante verifica logica o verifica formale.La sintesi logica si riferisce alla trasformazione di RTL in una netlist a livello di gate con un obiettivo specifico e all'ottimizzazione del ritardo della netlist, dell'area e del consumo energetico.La progettazione fisica si riferisce al processo di organizzazione e cablaggio della netlist a livello di gate in base ai vincoli e infine di generazione del layout, che include anche: importazione dei dati → pianificazione del layout → layout dell'unità → sintesi dell'albero dell'orologio → cablaggio.

L'importazione dei dati è il file di script che guida la netlist integrata e i vincoli temporali, nonché il file di libreria fornito dalla fonderia.
Il layout si riferisce al processo di pianificazione delle posizioni delle unità di input/output, delle macrounità e di altri moduli principali sul chip.
Il layout delle celle è il processo di posizionamento automatico delle celle standard in base alla netlist e ai vincoli temporali.
La sintesi dell'albero dell'orologio si riferisce al processo di inserimento del buffer dell'orologio, di generazione della rete di orologio e di riduzione al minimo del ritardo e della deviazione dell'orologio.Il cablaggio si riferisce al processo di connessione automatica di ciascuna unità in base alla relazione del circuito nelle condizioni vincolanti del numero di strati di cablaggio, della larghezza della linea e dell'interlinea.

La verifica fisica di solito include il controllo delle regole di progettazione del layout (DRC), il controllo della coerenza del diagramma schematico del layout (LVS) e il controllo delle regole elettriche (ERC).

Tape Out si riferisce al trasferimento dei file di layout alla fonderia per generare modelli di maschere e produrre chip sulla premessa che tutti i controlli e le verifiche siano corretti.Processo di progettazione di circuiti integrati analogici: definizione del chip → progettazione del circuito → progettazione del layout → verifica del layout → consegna del layout.

Tra questi, la definizione del chip e la consegna del layout sono le stesse dei circuiti digitali, mentre l'IC analogico è diverso nella progettazione del circuito, nella progettazione del layout, nella verifica del layout e nei circuiti digitali.La progettazione del circuito analogico si riferisce alla progettazione della struttura del circuito analogico a livello di transistor in base ai requisiti del sistema e la funzione e le prestazioni del circuito sono verificate da SPICE e altri strumenti di simulazione.

La progettazione del layout analogico consiste nel disegnare la geometria del layout corrispondente allo schema elettrico secondo le regole di progettazione e simulare la funzione e le prestazioni del layout.

La verifica del layout analogico consiste nel verificare le regole del processo, le regole elettriche e il controllo della coerenza dello schema elettrico del layout.Ecco, facciamo un semplice riassunto:

Progettazione di chip: con il supporto degli strumenti EDA, l'intero processo di progettazione dei chip viene completato acquistando l'autorizzazione IP+IP di ricerca e sviluppo indipendente (sviluppo cooperativo) e seguendo il rigoroso processo di simulazione e verifica della progettazione di circuiti integrati. In questo processo, EDA, IP e un rigoroso processo di progettazione sono indispensabili.

Attualmente, tra questi tre elementi, il processo di progettazione è il primo in grado di realizzare l’autocontrollo.La tabella seguente elenca le 10 principali aziende di progettazione di chip al mondo come riferimento.

Produzione di chip

Attualmente, la produzione di chip è il settore con la soglia più alta nel settore dei circuiti integrati. Come guardi la soglia? Maggiore è l'investimento, minore è il numero di giocatori, maggiore è la soglia. Attualmente nella produzione di chip di fascia alta sono rimaste solo TSMC, SAMSUNG e Intel. Di seguito, analizziamo la produzione di chip sotto tre aspetti: attrezzature, tecnologia e materiali, e cerchiamo il divario tra noi e la tecnologia di produzione avanzata.

2.1 materiali

La produzione del chip richiede più di 2,000 processi tecnologici per essere completata e ogni passaggio dipende da attrezzature specifiche per realizzarlo.Esistono tre processi chiave nella produzione di chip: fotolitografia, incisione e deposizione. I tre processi principali vengono ripetuti ripetutamente nel processo di produzione e infine vengono prodotti chip qualificati.Nei tre processi chiave vengono utilizzate tre apparecchiature chiave, vale a dire l'allineamento della maschera, la macchina per l'incisione e l'apparecchiatura per la deposizione di film sottile. Le tre apparecchiature principali rappresentano circa il 22%, 22% e 20% di tutti gli investimenti in apparecchiature e sono le tre apparecchiature per semiconduttori con la percentuale più elevata.

Prendiamo come esempi i più tipici allineatori di maschere e macchine per incisione per introdurre e analizzare l'autocontrollabilità.

macchina per fotoincisione

Il principio di Mask aligner è in realtà come quello di un proiettore per diapositive, ovvero la luce viene proiettata su un wafer rivestito di fotoresist attraverso una maschera (chiamata anche maschera) con uno schema elettrico. Alla fine degli anni '1960, le giapponesi Nikon e Canon iniziarono ad entrare in questo campo e l'allineamento delle maschere non era molto più complicato delle fotocamere dell'epoca.

Allineatore per maschera EVU La litografia ultravioletta estrema EUV (Extreme Ultra-Violet) è una tecnologia di litografia di nuova generazione che utilizza la lunghezza d'onda dell'ultravioletto estremo (EUV), con una lunghezza d'onda di 13.5 nm. Poiché la precisione della litografia è di diversi nanometri, l’EUV richiede una concentrazione di luce estremamente elevata, il che equivale a tenere una torcia elettrica per illuminare la macchia lunare con non più di una moneta. Lo specchio riflettente deve essere lungo 30 cm con una fluttuazione inferiore a 0.3 nm, che equivale alla fluttuazione della linea ferroviaria da Pechino a Shanghai inferiore a 1 mm. Un allineatore per maschere EUV pesa 180 tonnellate, è composto da più di 100,000 parti, necessita di 40 contenitori per il trasporto e impiega più di un anno per l'installazione e il debug. Nel 2000, la giapponese Nikon era leader nel settore degli allineatori per maschere e nel 2009 ASML era molto più avanti con una quota di mercato di quasi il 70%. Al momento, solo ASML può fornire gli allineatori per maschere più avanzati. A livello nazionale, Shanghai Microelectronics (SMEE) dispone già di un allineatore per maschere con una risoluzione di 90 nm ed è in fase di sviluppo un nuovo allineatore per maschere.

Dichiarazione di non responsabilità: questo articolo è riprodotto da "I Dialoghi di Confucio". Questo articolo rappresenta solo il punto di vista personale dell'autore e non rappresenta il punto di vista di Sacco Micro e dell'industria. È destinato esclusivamente alla ristampa e alla condivisione per sostenere la protezione dei diritti di proprietà intellettuale. Si prega di indicare la fonte originale e l'autore in caso di ristampa. In caso di violazione, contattaci per eliminarla.

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