La ciencia de la cadena de la industria de chips más sólida, análisis en profundidad controlable independiente del chip (1)

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2022-03-17 230

Si alguien te dice: "¡Oye, el chip que hice es 100% autocontrolable!" Espera, no tengas prisa por adorarlo (creerle) primero. Por favor lea este artículo antes de hablar. ...

En primer lugar, ¿qué es autocontrolable? La comprensión más intuitiva es que cuando otros "se quedan estancados", ellos no se quedarán estancados. La industria de los circuitos integrados suele dividirse en tres campos: diseño de chips, fabricación de chips y prueba de paquetes. Vea la siguiente figura:

Los analizamos uno por uno. El diseño del chip se analiza principalmente desde tres aspectos: EDA, IP y diseño. La fabricación de chips se analiza principalmente desde tres aspectos: equipos, tecnología y materiales; El packaging se analiza desde el diseño del packaging, el packaging del producto y las pruebas de chips.

Diseño de chip

¿Cómo iniciar un diseño de chip? Primero, necesita herramientas (EDA), luego puede comenzar a diseñar chips con la ayuda de los recursos existentes (IP) y sus propias ideas y planes. Aquí analizaremos el diseño de chips a partir de las herramientas de diseño de chips EDA, IP y el proceso de diseño de circuitos integrados.

1.1 EDA

EDA (Automatización de diseño electrónico) Automatización de diseño electrónico, a menudo se refiere al software utilizado para el diseño electrónico. Alguien me dijo una vez: "¿Qué tiene de malo la EDA? ¿No es sólo una herramienta?". Sí, es una herramienta, pero sin ella, ¡no se puede diseñar nada! Los circuitos integrados a gran escala actuales pueden integrar más de 100 millones de transistores en un milímetro cuadrado del tamaño de semillas de sésamo, y hay cientos de millones de redes de conexión entre estos transistores. Los chips SoC convencionales de hoy en día tienen más de 10 mil millones de transistores. Si no existe una herramienta EDA precisa y potente, ¿cómo se puede diseñar? EDA es una herramienta esencial para el diseño de chips. En la actualidad, Synopsys, Cadence y Mentor (Siemens EDA) ocupan más del 90% de la cuota de mercado. En el diseño de chips de alta gama por debajo de los 10 nanómetros, su participación llega incluso al 100%. Es decir, es casi imposible desarrollar un chip por debajo de los 10 nm sin las herramientas EDA de las tres empresas mencionadas. La siguiente tabla muestra las principales herramientas EDA actuales en el diseño de chips:

El diseño de chips se divide en diseño, simulación y verificación, y las herramientas EDA correspondientes se dividen en herramientas de diseño, herramientas de simulación y herramientas de verificación. La herramienta de diseño resuelve el problema de construir el modelo, es decir, de 0 a 1 (desde cero), mientras que la herramienta de simulación y verificación resuelve el problema de confirmar el modelo, es decir, si 1 es 1 o 0.9 o 1.1. Por lo tanto, desde la perspectiva del desarrollo de EDA, es más difícil desarrollar herramientas de diseño. Además, cuanto mayor es la escala de diseño, mayores son los requisitos de los nodos de proceso y más difícil es desarrollar herramientas EDA. En la actualidad, las herramientas EDA nacionales han logrado algunos logros en algunas herramientas de puntos de verificación de simulación y también tienen herramientas de proceso completo en el diseño de circuitos analógicos. Sin embargo, todavía existe una gran brecha entre ellos y los tres principales fabricantes en el diseño de circuitos integrados a gran escala, especialmente en el proceso de diseño de chips digitales de alta gama.

1.2 PI

IP (Propiedad Inteligente) significa derecho de propiedad intelectual. En la industria, se refiere a un módulo reutilizable, verificado y predefinido que puede completar una función específica. IP es la unidad básica de LSI, e incluso se puede decir que SoC es una tecnología de multiplexación basada en núcleos IP. Generalmente, la propiedad intelectual se divide en núcleo duro, núcleo blando y núcleo sólido. Generalmente, el núcleo duro de IP se ha asignado a un proceso específico, que ha sido verificado mediante la fabricación de chips. Tiene las características de área y rendimiento predecibles, pero es menos flexible. El núcleo IP se envía en HDL, que es flexible, pero de rendimiento impredecible. El núcleo IP optimiza su rendimiento y área a través del diseño o la biblioteca de procesos generales, que es más flexible y predecible que el núcleo duro y el núcleo blando, y es un compromiso entre el núcleo duro y el núcleo blando.

La siguiente tabla muestra los 10 principales proveedores de IP del mundo en la actualidad. Se puede ver que China tiene dos finalistas entre los 10 primeros, pero la cuota de mercado combinada de las dos empresas es sólo del 3%, mientras que ARM por sí sola representa más del 40% de la cuota de mercado, mientras que las empresas estadounidenses representan el 30% de la cuota de mercado. la cuota de mercado. Si Nvidia adquiere ARM, el mercado de propiedad intelectual será básicamente el mundo de los Estados Unidos. Además, también encontramos que Synopsys y Cadence, las dos mayores empresas de EDA del mundo, también ocupan la segunda y tercera posición en el campo IP.

La siguiente figura muestra los tipos de IP, en los que el procesador representa el 51%, la interfaz IP representa el 22.1%, la clase digital representa el 8.1% y otros representan el 18.8%. ARM, la clase de procesador, es la única. Synopsys es el líder de la industria en interfaz IP.

1.3ciclo de diseño

El flujo de diseño de chips se puede dividir en flujo de diseño de circuitos integrados digitales y flujo de diseño de circuitos integrados analógicos.Proceso de diseño de circuitos integrados digitales: definición de chip → diseño lógico → síntesis lógica → diseño físico → verificación física → entrega del diseño.La especificación del chip se refiere a elaborar el índice de función y rendimiento del chip de acuerdo con los requisitos y completar el documento de especificación de diseño.El diseño lógico se refiere a la realización del diseño lógico a nivel RTL (nivel de transferencia de registro) basado en el lenguaje de descripción de hardware, y el funcionamiento correcto se verifica mediante verificación lógica o verificación formal.La síntesis lógica se refiere a la transformación de RTL en una lista de red a nivel de puerta con un objetivo específico y a la optimización del retardo, el área y el consumo de energía de la lista de red.El diseño físico se refiere al proceso de organizar y cablear la lista de red a nivel de puerta de acuerdo con las restricciones y finalmente generar el diseño, que también incluye: importación de datos → planificación del diseño → diseño de la unidad → síntesis del árbol del reloj → cableado.

La importación de datos es el archivo de secuencia de comandos que guía la lista de red integrada y las restricciones de tiempo, y el archivo de biblioteca proporcionado por la fundición.
El diseño se refiere al proceso de planificación de las posiciones de las unidades de entrada/salida, macrounidades y otros módulos importantes en el chip.
El diseño de celdas es el proceso de colocar automáticamente celdas estándar de acuerdo con la lista de redes y las restricciones de tiempo.
La síntesis del árbol de reloj se refiere al proceso de insertar un búfer de reloj, generar una red de reloj y minimizar el retraso y la desviación del reloj.El cableado se refiere al proceso de conectar automáticamente cada unidad de acuerdo con la relación del circuito bajo las condiciones restrictivas del número de capas de cableado, ancho de línea y espacio entre líneas.

La verificación física generalmente incluye verificación de reglas de diseño (DRC), verificación de consistencia del diagrama esquemático de diseño (LVS) y verificación de reglas eléctricas (ERC).

Tape Out se refiere a la transferencia de archivos de diseño a la fundición para generar patrones de máscara y producir chips bajo la premisa de que todas las comprobaciones y verificaciones sean correctas.Proceso de diseño de circuitos integrados analógicos: definición de chip → diseño de circuito → diseño de diseño → verificación de diseño → entrega de diseño.

Entre ellos, la definición del chip y la entrega del diseño son los mismos que los de los circuitos digitales, mientras que el IC analógico es diferente en el diseño del circuito, el diseño del diseño, la verificación del diseño y los circuitos digitales.El diseño de circuito analógico se refiere al diseño de la estructura de un circuito analógico a nivel de transistor de acuerdo con los requisitos del sistema, y SPICE y otras herramientas de simulación verifican la función y el rendimiento del circuito.

El diseño de diseño analógico consiste en dibujar la geometría del diseño correspondiente al diagrama del circuito de acuerdo con las reglas de diseño y simular la función y el rendimiento del diseño.

La verificación del diseño analógico consiste en verificar las reglas del proceso, las reglas eléctricas y la verificación de la coherencia del diagrama del circuito del diseño.Aquí, hagamos un resumen simple:

Diseño de chips: con el apoyo de las herramientas EDA, todo el proceso de diseño de chips se completa mediante la compra de autorización de IP + IP de investigación y desarrollo independiente (desarrollo cooperativo) y siguiendo el estricto proceso de simulación y verificación del diseño de circuitos integrados. En este proceso, EDA, IP y un estricto proceso de diseño son indispensables.

En la actualidad, entre estos tres elementos, el proceso de diseño es el primero que puede realizar el autocontrol.La siguiente tabla enumera las 10 principales empresas de diseño de chips del mundo para su referencia.

Fabricación de chips

En la actualidad, la fabricación de chips es la industria con el umbral más alto en la industria de circuitos integrados. ¿Cómo miras el umbral? Cuanto mayor sea la inversión, menos jugadores, mayor será el umbral. En la actualidad sólo quedan TSMC, SAMSUNG e Intel en la fabricación de chips de alta gama. A continuación, analizamos la fabricación de chips desde tres aspectos: equipos, tecnología y materiales, y buscamos la brecha entre nosotros y la tecnología de fabricación avanzada.

2.1 equipo

La fabricación del chip necesita más de 2,000 procesos tecnológicos para completarse, y cada paso depende de un equipo específico para lograrlo.Hay tres procesos clave en la fabricación de chips: fotolitografía, grabado y deposición. Los tres procesos principales circulan repetidamente en el proceso de producción y finalmente se fabrican chips calificados.Se utilizan tres equipos clave en los tres procesos clave: alineador de máscara, máquina de grabado y equipo de deposición de película delgada. Tres equipos principales representan alrededor del 22%, 22% y 20% de toda la inversión en equipos, y son los tres equipos de semiconductores con la mayor proporción.

Tome el alineador de mascarillas y la máquina de grabado más típicos como ejemplos para presentar y analizar la autocontrolabilidad.

máquina de fotograbado

El principio del alineador de máscaras es en realidad como un proyector de diapositivas, es decir, la luz se proyecta sobre una oblea recubierta con fotoprotector a través de una máscara (también llamada máscara) con un diagrama de circuito. A fines de la década de 1960, las japonesas Nikon y Canon comenzaron a ingresar a este campo, y el alineador de máscaras no era mucho más complicado que las cámaras en ese momento.

Alineador de máscara EVU La litografía ultravioleta extrema EUV (Extreme Ultra-Violet) es una tecnología de litografía de nueva generación que utiliza una longitud de onda ultravioleta extrema (EUV), con una longitud de onda de 13.5 nm. Debido a que la precisión de la litografía es de varios nanómetros, EUV requiere una concentración de luz extremadamente alta, lo que equivale a sostener una linterna para iluminar la mancha lunar con no más de una moneda. Se requiere que el espejo reflectante tenga 30 cm de largo y una fluctuación de menos de 0.3 nm, lo que equivale a la fluctuación de la vía férrea de Beijing a Shanghai de menos de 1 mm. Un alineador de máscara EUV pesa 180 toneladas, tiene más de 100,000 piezas, necesita 40 contenedores para su transporte y tarda más de un año en instalarse y depurarse. En 2000, la japonesa Nikon era líder en alineadores de mascarillas y, en 2009, ASML estaba muy por delante con una cuota de mercado de casi el 70%. En la actualidad, sólo ASML puede proporcionar el alineador de mascarillas más avanzado. En casa, Shanghai Microelectronics (SMEE) ya tiene un alineador de máscara con una resolución de 90 nm y se está desarrollando un nuevo alineador de máscara.

Descargo de responsabilidad: este artículo es una reproducción de "Las Analectas de Confucio". Este artículo solo representa los puntos de vista personales del autor y no representa los puntos de vista de Sacco Micro y la industria. Es sólo para reimprimir y compartir para apoyar la protección de los derechos de propiedad intelectual. Indique la fuente original y el autor al reimprimir. Si hay alguna infracción, comuníquese con nosotros para eliminarla.

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