सबसे मजबूत चिप उद्योग श्रृंखला विज्ञान, चिप स्वतंत्र नियंत्रणीय गहराई से विश्लेषण (1)

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2022-03-17 230

यदि कोई आपसे कहे, "अरे, मैंने जो चिप बनाई है वह 100% स्व-नियंत्रित है!" रुको, पहले उसकी पूजा (विश्वास) करने में जल्दबाजी मत करो। बोलने से पहले कृपया यह लेख पढ़ें। ...

सबसे पहले, आत्म-नियंत्रणीय क्या है? सबसे सहज समझ यह है कि जब दूसरे "फंस जाते हैं", तो वे नहीं फंसेंगे। एकीकृत सर्किट उद्योग को आमतौर पर तीन क्षेत्रों में विभाजित किया जाता है: चिप डिजाइन, चिप निर्माण और पैकेज परीक्षण। निम्नलिखित चित्र देखें:

हम एक-एक करके उनका विश्लेषण करते हैं। चिप डिज़ाइन का विश्लेषण मुख्य रूप से तीन पहलुओं से किया जाता है: ईडीए, आईपी और डिज़ाइन। चिप निर्माण का विश्लेषण मुख्य रूप से तीन पहलुओं से किया जाता है: उपकरण, प्रौद्योगिकी और सामग्री; पैकेजिंग का विश्लेषण पैकेजिंग डिज़ाइन, उत्पाद पैकेजिंग और चिप परीक्षण से किया जाता है।

चिप डिजाइन

चिप डिज़ाइन कैसे शुरू करें? सबसे पहले, आपको टूल (ईडीए) की आवश्यकता है, फिर आप मौजूदा संसाधनों (आईपी) और अपने विचारों और योजनाओं की मदद से चिप डिजाइन शुरू कर सकते हैं। यहां, हम चिप डिजाइन टूल ईडीए, आईपी और एकीकृत सर्किट की डिजाइन प्रक्रिया से चिप डिजाइन का विश्लेषण करेंगे।

1.1 ईडीए

ईडीए (इलेक्ट्रॉनिक डिज़ाइन ऑटोमेशन) इलेक्ट्रॉनिक डिज़ाइन ऑटोमेशन, अक्सर इलेक्ट्रॉनिक डिज़ाइन के लिए उपयोग किए जाने वाले सॉफ़्टवेयर को संदर्भित करता है। किसी ने एक बार मुझसे कहा था, "ईडीए में क्या खराबी है? क्या यह सिर्फ एक उपकरण नहीं है?" हाँ, यह एक उपकरण है, लेकिन इसके बिना, आप कुछ भी डिज़ाइन नहीं कर सकते! आज के बड़े पैमाने के एकीकृत सर्किट एक वर्ग मिलीमीटर में तिल के बीज के आकार के 100 मिलियन से अधिक ट्रांजिस्टर को एकीकृत कर सकते हैं, और इन ट्रांजिस्टर के बीच सैकड़ों लाखों कनेक्टिंग नेटवर्क हैं। आज की मुख्यधारा SoC चिप्स में 10 बिलियन से अधिक ट्रांजिस्टर हैं। यदि कोई सटीक और शक्तिशाली ईडीए उपकरण नहीं है, तो इसे कैसे डिज़ाइन किया जा सकता है? चिप डिज़ाइन के लिए EDA एक आवश्यक उपकरण है। वर्तमान में, सिनोप्सिस, कैडेंस और मेंटर (सीमेंस ईडीए) का 90% से अधिक बाजार हिस्सेदारी पर कब्जा है। 10 नैनोमीटर से नीचे के हाई-एंड चिप्स के डिज़ाइन में इसकी हिस्सेदारी 100% तक भी है। कहने का तात्पर्य यह है कि उपरोक्त तीन कंपनियों के EDA टूल के बिना 10nm से नीचे की चिप विकसित करना लगभग असंभव है। निम्न तालिका चिप डिज़ाइन में वर्तमान मुख्यधारा ईडीए उपकरण दिखाती है:

चिप डिज़ाइन को डिज़ाइन, सिमुलेशन और सत्यापन में विभाजित किया गया है, और संबंधित ईडीए टूल को डिज़ाइन टूल, सिमुलेशन टूल और सत्यापन टूल में विभाजित किया गया है। डिज़ाइन टूल मॉडल बनाने की समस्या को हल करता है, यानी 0 से 1 तक (स्क्रैच से), जबकि सिमुलेशन और सत्यापन टूल मॉडल की पुष्टि करने की समस्या को हल करता है, यानी कि 1 1 है या 0.9 या 1.1। इसलिए, ईडीए विकास के दृष्टिकोण से, डिज़ाइन उपकरण विकसित करना अधिक कठिन है। इसके अलावा, डिज़ाइन स्केल जितना बड़ा होगा, प्रक्रिया नोड्स की आवश्यकताएं उतनी ही अधिक होंगी, और ईडीए उपकरण विकसित करना उतना ही कठिन होगा। वर्तमान में, घरेलू ईडीए उपकरणों ने कुछ सिमुलेशन सत्यापन बिंदु उपकरणों में कुछ उपलब्धियां हासिल की हैं, और उनके पास एनालॉग सर्किट डिजाइन में पूर्ण-प्रक्रिया उपकरण भी हैं। हालाँकि, बड़े पैमाने पर एकीकृत सर्किट के डिजाइन में, विशेष रूप से हाई-एंड डिजिटल चिप्स की डिजाइन प्रक्रिया में, उनके और तीन प्रमुख निर्माताओं के बीच अभी भी एक बड़ा अंतर है।

1.2 आईपी

आईपी (इंटेलिजेंट प्रॉपर्टी) का मतलब बौद्धिक संपदा अधिकार है। उद्योग में, यह एक पूर्व-परिभाषित, सत्यापित, पुन: प्रयोज्य मॉड्यूल को संदर्भित करता है जो एक विशिष्ट कार्य को पूरा कर सकता है। आईपी एलएसआई की मूल इकाई है, और एसओसी को आईपी कोर पर आधारित मल्टीप्लेक्सिंग तकनीक भी कहा जा सकता है। आम तौर पर, आईपी को हार्ड कोर, सॉफ्ट कोर और सॉलिड कोर में विभाजित किया जाता है। आम तौर पर, आईपी हार्ड कोर को एक विशिष्ट प्रक्रिया में मैप किया गया है, जिसे चिप निर्माण द्वारा सत्यापित किया गया है। इसमें पूर्वानुमानित क्षेत्र और प्रदर्शन की विशेषताएं हैं, लेकिन यह कम लचीला है। आईपी कोर एचडीएल में सबमिट किया गया है, जो लचीला है, लेकिन प्रदर्शन में अप्रत्याशित है। आईपी कोर लेआउट या सामान्य प्रक्रिया लाइब्रेरी के माध्यम से अपने प्रदर्शन और क्षेत्र को अनुकूलित करता है, जो हार्ड कोर और सॉफ्ट कोर की तुलना में अधिक लचीला और अनुमानित है, और हार्ड कोर और सॉफ्ट कोर के बीच एक समझौता है।

निम्न तालिका वर्तमान में दुनिया के शीर्ष 10 आईपी प्रदाताओं को दिखाती है। यह देखा जा सकता है कि शीर्ष 10 में चीन के दो फाइनलिस्ट हैं, लेकिन दोनों कंपनियों की संयुक्त बाजार हिस्सेदारी केवल 3% है, जबकि अकेले एआरएम की बाजार हिस्सेदारी 40% से अधिक है, जबकि अमेरिकी उद्यमों की हिस्सेदारी 30% है। बाजार हिस्सेदारी. यदि एआरएम को एनवीडिया द्वारा अधिग्रहित किया जाता है, तो आईपी बाजार मूल रूप से संयुक्त राज्य अमेरिका की दुनिया होगी। इसके अलावा, हमने यह भी पाया कि दुनिया की दो सबसे बड़ी ईडीए कंपनियां सिनोप्सिस और कैडेंस भी आईपी क्षेत्र में दूसरे और तीसरे स्थान पर हैं।

निम्नलिखित आंकड़ा आईपी के प्रकारों को दर्शाता है, जिसमें प्रोसेसर का हिस्सा 51%, इंटरफ़ेस आईपी का हिस्सा 22.1%, डिजिटल क्लास का हिस्सा 8.1% और अन्य का हिस्सा 18.8% है। एआरएम, प्रोसेसर वर्ग, एकमात्र है। इंटरफ़ेस आईपी में सिनोप्सिस उद्योग में अग्रणी है।

1.3डिज़ाइन चक्र

चिप डिज़ाइन प्रवाह को डिजिटल आईसी डिज़ाइन प्रवाह और एनालॉग आईसी डिज़ाइन प्रवाह में विभाजित किया जा सकता है।डिजिटल आईसी डिजाइन प्रक्रिया: चिप परिभाषा → तर्क डिजाइन → तर्क संश्लेषण → भौतिक डिजाइन → भौतिक सत्यापन → लेआउट वितरण।चिप विशिष्टता का तात्पर्य आवश्यकताओं के अनुसार चिप के कार्य और प्रदर्शन सूचकांक को बनाना और डिज़ाइन विनिर्देश दस्तावेज़ को पूरा करना है।लॉजिक डिज़ाइन हार्डवेयर विवरण भाषा के आधार पर आरटीएल (रजिस्टर-ट्रांसफर लेवल) स्तर पर लॉजिक डिज़ाइन की प्राप्ति को संदर्भित करता है, और सही फ़ंक्शन को लॉजिक सत्यापन या औपचारिक सत्यापन द्वारा सत्यापित किया जाता है।लॉजिक सिंथेसिस एक विशिष्ट लक्ष्य के साथ आरटीएल को गेट-स्तरीय नेटलिस्ट में बदलने और नेटलिस्ट विलंब, क्षेत्र और बिजली की खपत के अनुकूलन को संदर्भित करता है।भौतिक डिज़ाइन बाधाओं के अनुसार गेट-स्तरीय नेटलिस्ट को व्यवस्थित करने और वायरिंग करने और अंत में लेआउट तैयार करने की प्रक्रिया को संदर्भित करता है, जिसमें यह भी शामिल है: डेटा आयात → लेआउट प्लानिंग → यूनिट लेआउट → क्लॉक ट्री संश्लेषण → वायरिंग।

डेटा आयात वह स्क्रिप्ट फ़ाइल है जो एकीकृत नेटलिस्ट और समय की बाधाओं और फाउंड्री द्वारा प्रदान की गई लाइब्रेरी फ़ाइल का मार्गदर्शन करती है।
लेआउट चिप पर इनपुट/आउटपुट इकाइयों, मैक्रो इकाइयों और अन्य प्रमुख मॉड्यूल की स्थिति की योजना बनाने की प्रक्रिया को संदर्भित करता है।
सेल लेआउट नेटलिस्ट और समय की कमी के अनुसार स्वचालित रूप से मानक सेल रखने की प्रक्रिया है।
क्लॉक ट्री सिंथेसिस क्लॉक बफर डालने, क्लॉक नेटवर्क बनाने और क्लॉक विलंब और विचलन को कम करने की प्रक्रिया को संदर्भित करता है।वायरिंग से तात्पर्य वायरिंग परतों की संख्या, लाइन की चौड़ाई और लाइन रिक्ति की बाधा स्थितियों के तहत सर्किट संबंध के अनुसार प्रत्येक इकाई को स्वचालित रूप से जोड़ने की प्रक्रिया से है।

भौतिक सत्यापन में आमतौर पर लेआउट डिज़ाइन नियम जांच (डीआरसी), लेआउट योजनाबद्ध आरेख स्थिरता जांच (एलवीएस) और विद्युत नियम जांच (ईआरसी) शामिल होते हैं।

टेप आउट का तात्पर्य मुखौटा पैटर्न उत्पन्न करने और इस आधार पर चिप्स का उत्पादन करने के लिए लेआउट फ़ाइलों को फाउंड्री में स्थानांतरित करना है कि सभी जांच और सत्यापन सही हैं।एनालॉग आईसी डिजाइन प्रक्रिया: चिप परिभाषा → सर्किट डिजाइन → लेआउट डिजाइन → लेआउट सत्यापन → लेआउट डिलीवरी।

उनमें से, चिप परिभाषा और लेआउट डिलीवरी डिजिटल सर्किट के समान है, जबकि एनालॉग आईसी सर्किट डिजाइन, लेआउट डिजाइन, लेआउट सत्यापन और डिजिटल सर्किट में भिन्न है।एनालॉग सर्किट डिज़ाइन सिस्टम आवश्यकताओं के अनुसार ट्रांजिस्टर-स्तरीय एनालॉग सर्किट संरचना के डिज़ाइन को संदर्भित करता है, और सर्किट के कार्य और प्रदर्शन को SPICE और अन्य सिमुलेशन टूल द्वारा सत्यापित किया जाता है।

एनालॉग लेआउट डिज़ाइन डिज़ाइन नियमों के अनुसार सर्किट आरेख के अनुरूप लेआउट ज्यामिति को चित्रित करना है, और लेआउट के कार्य और प्रदर्शन का अनुकरण करना है।

एनालॉग लेआउट सत्यापन प्रक्रिया नियमों, विद्युत नियमों और लेआउट सर्किट आरेख की स्थिरता जांच को सत्यापित करने के लिए है।यहां, आइए एक सरल सारांश बनाएं:

चिप डिजाइन: ईडीए टूल्स के समर्थन से, चिप डिजाइन की पूरी प्रक्रिया आईपी प्राधिकरण + स्वतंत्र अनुसंधान और विकास (सहकारी विकास) आईपी खरीदकर और एकीकृत सर्किट डिजाइन की सख्त सिमुलेशन और सत्यापन प्रक्रिया का पालन करके पूरी की जाती है। इस प्रक्रिया में, ईडीए, आईपी और सख्त डिजाइन प्रक्रिया अपरिहार्य हैं।

वर्तमान में, इन तीन तत्वों में से, डिजाइन प्रक्रिया पहली है जो आत्म-नियंत्रण का एहसास करा सकती है।आपके संदर्भ के लिए निम्न तालिका दुनिया की शीर्ष 10 चिप डिज़ाइन कंपनियों को सूचीबद्ध करती है।

चिप निर्माण

वर्तमान में, चिप निर्माण एकीकृत सर्किट उद्योग में उच्चतम सीमा वाला उद्योग है। आप दहलीज को कैसे देखते हैं? निवेश जितना अधिक होगा, खिलाड़ी कम होंगे, सीमा उतनी ही अधिक होगी। वर्तमान में हाई-एंड चिप्स के निर्माण में केवल टीएसएमसी, सैमसंग और इंटेल ही बचे हैं। नीचे, हम तीन पहलुओं से चिप निर्माण का विश्लेषण करते हैं: उपकरण, प्रौद्योगिकी और सामग्री, और हमारे और उन्नत विनिर्माण प्रौद्योगिकी के बीच अंतर की तलाश करते हैं।

2.1 उपकरण

चिप के निर्माण को पूरा करने के लिए 2,000 से अधिक तकनीकी प्रक्रियाओं की आवश्यकता होती है, और प्रत्येक चरण इसे प्राप्त करने के लिए विशिष्ट उपकरणों पर निर्भर करता है।चिप निर्माण में तीन प्रमुख प्रक्रियाएं हैं: फोटोलिथोग्राफी, नक़्क़ाशी और जमाव। तीन प्रमुख प्रक्रियाओं को उत्पादन प्रक्रिया में बार-बार प्रसारित किया जाता है, और अंततः योग्य चिप्स का निर्माण किया जाता है।तीन प्रमुख प्रक्रियाओं में तीन प्रमुख उपकरणों का उपयोग किया जाता है, अर्थात् मास्क एलाइनर, नक़्क़ाशी मशीन और पतली फिल्म जमाव उपकरण। तीन प्रमुख उपकरण सभी उपकरण निवेश का लगभग 22%, 22% और 20% हिस्सा रखते हैं, और वे उच्चतम अनुपात वाले तीन अर्धचालक उपकरण हैं।

आत्म-नियंत्रण क्षमता का परिचय और विश्लेषण करने के लिए उदाहरण के रूप में सबसे विशिष्ट मास्क एलाइनर और नक़्क़ाशी मशीन लें।

फोटो नक़्क़ाशी मशीन

मास्क एलाइनर का सिद्धांत वास्तव में एक स्लाइड प्रोजेक्टर की तरह है, अर्थात, प्रकाश को एक सर्किट आरेख के साथ एक मास्क (जिसे मास्क भी कहा जाता है) के माध्यम से फोटोरेसिस्ट के साथ लेपित वेफर पर प्रक्षेपित किया जाता है। 1960 के दशक के उत्तरार्ध में, जापानी निकॉन और कैनन ने इस क्षेत्र में प्रवेश करना शुरू किया, और उस समय मास्क एलाइनर कैमरों की तुलना में अधिक जटिल नहीं था।

ईवीयू मास्क एलाइनर ईयूवी एक्सट्रीम अल्ट्रावॉयलेट लिथोग्राफी (एक्सट्रीम अल्ट्रा-वायलेट) 13.5 एनएम की तरंग दैर्ध्य के साथ चरम पराबैंगनी (ईयूवी) तरंग दैर्ध्य का उपयोग करने वाली एक नई पीढ़ी की लिथोग्राफी तकनीक है। क्योंकि लिथोग्राफी सटीकता कई नैनोमीटर है, ईयूवी को प्रकाश की अत्यधिक उच्च सांद्रता की आवश्यकता होती है, जो एक से अधिक सिक्के के साथ चंद्रमा के स्थान को रोशन करने के लिए टॉर्च रखने के बराबर है। प्रतिबिंब दर्पण को 30 एनएम से कम उतार-चढ़ाव के साथ 0.3 सेमी लंबा होना आवश्यक है, जो बीजिंग से शंघाई तक 1 मिमी से कम के रेलवे ट्रैक के उतार-चढ़ाव के बराबर है। एक ईयूवी मास्क एलाइनर का वजन 180 टन होता है, इसमें 100,000 से अधिक हिस्से होते हैं, परिवहन के लिए 40 कंटेनरों की आवश्यकता होती है, और इसे स्थापित करने और डीबग करने में एक वर्ष से अधिक समय लगता है। 2000 में, जापानी निकॉन मास्क एलाइनर में अग्रणी था, और 2009 तक, ASML लगभग 70% की बाजार हिस्सेदारी के साथ बहुत आगे था। वर्तमान में, केवल ASML ही सबसे उन्नत मास्क एलाइनर प्रदान कर सकता है। घरेलू स्तर पर, शंघाई माइक्रोइलेक्ट्रॉनिक्स (एसएमईई) के पास पहले से ही 90 एनएम के रिज़ॉल्यूशन वाला एक मास्क एलाइनर है, और एक नया मास्क एलाइनर विकास के अधीन है।

अस्वीकरण: यह लेख "द एनालेक्ट्स ऑफ कन्फ्यूशियस" से पुन: प्रस्तुत किया गया है। यह लेख केवल लेखक के व्यक्तिगत विचारों का प्रतिनिधित्व करता है, और सैको माइक्रो और उद्योग के विचारों का प्रतिनिधित्व नहीं करता है। यह केवल बौद्धिक संपदा अधिकारों की सुरक्षा का समर्थन करने के लिए पुनर्मुद्रण और साझा करने के लिए है। कृपया पुनर्मुद्रण करते समय मूल स्रोत और लेखक का उल्लेख करें। यदि कोई उल्लंघन है, तो कृपया उसे हटाने के लिए हमसे संपर्क करें।

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