Die stärkste Wissenschaft der Chip-Industriekette, Chip-unabhängige kontrollierbare eingehende Analyse (1)

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2022-03-17 229

Wenn jemand zu Ihnen sagt: „Hey, der Chip, den ich gemacht habe, ist zu 100 % selbstkontrollierbar!“ Warten Sie, beeilen Sie sich nicht, ihn zuerst anzubeten (zu glauben). Bitte lesen Sie diesen Artikel, bevor Sie sprechen. ...

Was ist zunächst einmal selbstkontrollierbar? Das intuitivste Verständnis ist, dass andere nicht stecken bleiben, wenn sie „stecken bleiben“. Die Industrie für integrierte Schaltkreise ist üblicherweise in drei Bereiche unterteilt: Chipdesign, Chipherstellung und Gehäusetests. Siehe folgende Abbildung:

Wir analysieren sie einzeln. Das Chipdesign wird hauptsächlich unter drei Gesichtspunkten analysiert: EDA, IP und Design. Die Chipherstellung wird hauptsächlich unter drei Aspekten analysiert: Ausrüstung, Technologie und Materialien; Die Verpackung wird anhand von Verpackungsdesign, Produktverpackung und Chiptests analysiert.

Chip-Design

Wie starte ich ein Chip-Design? Zuerst benötigen Sie Werkzeuge (EDA), dann können Sie mit Hilfe vorhandener Ressourcen (IP) und Ihren eigenen Ideen und Plänen mit dem Chipdesign beginnen. Hier analysieren wir das Chipdesign der Chipdesign-Tools EDA, IP und den Designprozess integrierter Schaltkreise.

1.1 EDA

EDA (Electronic Design Automation) Elektronische Designautomatisierung bezieht sich oft auf die Software, die für das elektronische Design verwendet wird. Jemand sagte einmal zu mir: „Was ist falsch an EDA? Ist es nicht nur ein Werkzeug?“ Ja, es ist ein Werkzeug, aber ohne es kann man nichts entwerfen! Heutige hochintegrierte Schaltkreise können mehr als 100 Millionen Transistoren auf einem Quadratmillimeter so groß wie Sesamsamen integrieren, und es gibt Hunderte Millionen Verbindungsnetzwerke zwischen diesen Transistoren. Heutige Mainstream-SoC-Chips verfügen über mehr als 10 Milliarden Transistoren. Wenn es kein genaues und leistungsstarkes EDA-Tool gibt, wie kann es dann entwickelt werden? EDA ist ein wesentliches Werkzeug für das Chipdesign. Derzeit haben Synopsys, Cadence und Mentor (Siemens EDA) einen Marktanteil von mehr als 90 %. Beim Design von High-End-Chips unter 10 Nanometern liegt sein Anteil sogar bei 100 %. Das heißt, es ist fast unmöglich, einen Chip unter 10 nm ohne die EDA-Tools der oben genannten drei Unternehmen zu entwickeln. Die folgende Tabelle zeigt die aktuellen Mainstream-EDA-Tools im Chipdesign:

Das Chipdesign ist in Design, Simulation und Verifizierung unterteilt, und die entsprechenden EDA-Tools sind in Designtools, Simulationstools und Verifizierungstools unterteilt. Das Design-Tool löst das Problem des Aufbaus des Modells, also von 0 auf 1 (von Grund auf), während das Simulations- und Verifizierungstool das Problem der Bestätigung des Modells löst, also ob 1 1 oder 0.9 oder 1.1 ist. Aus Sicht der EDA-Entwicklung ist es daher schwieriger, Designtools zu entwickeln. Darüber hinaus sind die Anforderungen an die Prozessknoten umso höher, je größer der Entwurfsmaßstab ist, und desto schwieriger ist die Entwicklung von EDA-Tools. Derzeit haben inländische EDA-Tools einige Erfolge bei einigen Simulationsverifizierungspunkt-Tools erzielt und verfügen auch über umfassende Prozesstools im analogen Schaltungsdesign. Allerdings besteht zwischen ihnen und den drei großen Herstellern immer noch eine große Lücke beim Design großintegrierter Schaltkreise, insbesondere beim Designprozess hochwertiger digitaler Chips.

1.2 IP

IP (Intelligent Property) steht für die Bedeutung von geistigen Eigentumsrechten. In der Branche bezieht sich der Begriff auf ein vordefiniertes, verifiziertes und wiederverwendbares Modul, das eine bestimmte Funktion ausführen kann. IP ist die Grundeinheit von LSI, und SoC kann sogar als Multiplexing-Technologie auf Basis des IP-Kerns bezeichnet werden. Im Allgemeinen wird IP in Hardcore, Softcore und Solidcore unterteilt. Im Allgemeinen wurde der IP-Hardcore einem bestimmten Prozess zugeordnet, der durch die Chipherstellung verifiziert wurde. Es weist die Merkmale einer vorhersehbaren Fläche und Leistung auf, ist jedoch weniger flexibel. Der IP-Kern wird in HDL übermittelt, was flexibel, aber in der Leistung unvorhersehbar ist. Der IP-Kern optimiert seine Leistung und Fläche durch Layout oder allgemeine Prozessbibliothek, die flexibler und vorhersehbarer als Hartkern und Weichkern ist und einen Kompromiss zwischen Hartkern und Weichkern darstellt.

Die folgende Tabelle zeigt die derzeit zehn besten IP-Anbieter weltweit. Es ist ersichtlich, dass China zwei Finalisten in den Top 10 hat, der gemeinsame Marktanteil der beiden Unternehmen jedoch nur 10 % beträgt, während ARM allein mehr als 3 % des Marktanteils ausmacht, während amerikanische Unternehmen 40 % des Marktanteils ausmachen der Marktanteil. Wenn ARM von Nvidia übernommen wird, wird der IP-Markt im Grunde die Welt der Vereinigten Staaten sein. Darüber hinaus stellen wir fest, dass Synopsys und Cadence, die beiden größten EDA-Unternehmen der Welt, auch im IP-Bereich die Plätze zwei und drei belegen.

Die folgende Abbildung zeigt die Arten von IP, wobei Prozessoren 51 %, Schnittstellen-IP 22.1 %, digitale Klassen 8.1 % und andere 18.8 % ausmachen. ARM, die Prozessorklasse, ist die einzige. Synopsys ist der Branchenführer im Bereich Schnittstellen-IP.

1.3Entwurfszyklus

Der Chip-Design-Flow kann in einen digitalen IC-Design-Flow und einen analogen IC-Design-Flow unterteilt werden.Digitaler IC-Designprozess: Chipdefinition → Logikdesign → Logiksynthese → physikalisches Design → physikalische Verifizierung → Layout-Lieferung.Unter Chip-Spezifikation versteht man die Erstellung des Funktions- und Leistungsindex des Chips entsprechend den Anforderungen und die Vervollständigung des Design-Spezifikationsdokuments.Unter Logic Design versteht man die Realisierung des Logikdesigns auf RTL-Ebene (Register-Transfer Level) basierend auf der Hardwarebeschreibungssprache, wobei die korrekte Funktion durch Logikverifizierung oder formale Verifizierung überprüft wird.Unter Logiksynthese versteht man die Umwandlung von RTL in eine Netzliste auf Gate-Ebene mit einem bestimmten Ziel sowie die Optimierung von Netzlistenverzögerung, Fläche und Stromverbrauch.Physisches Design bezieht sich auf den Prozess des Anordnens und Verdrahtens der Netzliste auf Gate-Ebene gemäß den Einschränkungen und schließlich das Generieren des Layouts. Dazu gehören auch: Datenimport → Layoutplanung → Einheitenlayout → Taktbaumsynthese → Verkabelung.

Beim Datenimport handelt es sich um die Skriptdatei, die die integrierte Netzliste und die Zeiteinschränkungen steuert, sowie um die vom Hersteller bereitgestellte Bibliotheksdatei.
Unter Layout versteht man den Prozess der Planung der Positionen von Eingabe-/Ausgabeeinheiten, Makroeinheiten und anderen Hauptmodulen auf dem Chip.
Beim Zellenlayout handelt es sich um den Prozess der automatischen Platzierung von Standardzellen entsprechend Netzlisten- und Zeitbeschränkungen.
Die Taktbaumsynthese bezieht sich auf den Prozess des Einfügens eines Taktpuffers, der Erzeugung eines Taktnetzwerks und der Minimierung von Taktverzögerungen und -abweichungen.Unter Verkabelung versteht man den Prozess der automatischen Verbindung jeder Einheit entsprechend der Schaltungsbeziehung unter den Randbedingungen der Anzahl der Verdrahtungsschichten, der Leitungsbreite und des Leitungsabstands.

Die physische Verifizierung umfasst in der Regel die Überprüfung der Layout-Designregeln (DRC), die Konsistenzprüfung des Layout-Schaltbilddiagramms (LVS) und die Überprüfung der elektrischen Regeln (ERC).

Unter „Tape Out“ versteht man die Übertragung von Layoutdateien an die Gießerei, um Maskenmuster zu generieren und Chips unter der Voraussetzung herzustellen, dass alle Prüfungen und Verifizierungen korrekt sind.Analoger IC-Designprozess: Chipdefinition → Schaltungsdesign → Layoutdesign → Layoutüberprüfung → Layoutlieferung.

Unter ihnen sind die Chipdefinition und die Layoutbereitstellung dieselben wie bei digitalen Schaltkreisen, während sich analoge ICs in Bezug auf Schaltkreisdesign, Layoutdesign, Layoutüberprüfung und digitale Schaltkreise unterscheiden.Unter analogem Schaltkreisdesign versteht man den Entwurf einer analogen Schaltkreisstruktur auf Transistorebene entsprechend den Systemanforderungen. Die Funktion und Leistung des Schaltkreises werden durch SPICE und andere Simulationstools überprüft.

Beim analogen Layoutdesign wird die dem Schaltplan entsprechende Layoutgeometrie gemäß den Entwurfsregeln gezeichnet und die Funktion und Leistung des Layouts simuliert.

Die analoge Layoutüberprüfung dient der Überprüfung der Prozessregeln, der elektrischen Regeln und der Konsistenzprüfung des Layout-Schaltplans.Lassen Sie uns hier eine einfache Zusammenfassung erstellen:

Chip-Design: Mit der Unterstützung von EDA-Tools wird der gesamte Prozess des Chip-Designs durch den Erwerb von IP-Autorisierung + unabhängiger Forschungs- und Entwicklungs-IP (kooperative Entwicklung) und die Befolgung des strengen Simulations- und Verifizierungsprozesses des integrierten Schaltkreisdesigns abgeschlossen. In diesem Prozess sind EDA, IP und ein strenger Designprozess unverzichtbar.

Unter diesen drei Elementen ist der Designprozess derzeit der erste, der Selbstkontrolle realisieren kann.In der folgenden Tabelle sind die 10 weltweit führenden Chipdesign-Unternehmen als Referenz aufgeführt.

Chipherstellung

Derzeit ist die Chipherstellung die Branche mit der höchsten Schwelle in der Industrie für integrierte Schaltkreise. Wie sehen Sie die Schwelle? Je höher die Investition, je weniger Spieler, desto höher die Schwelle. Derzeit sind nur noch TSMC, SAMSUNG und Intel in der Herstellung von High-End-Chips tätig. Im Folgenden analysieren wir die Chipherstellung unter drei Gesichtspunkten: Ausrüstung, Technologie und Materialien, und suchen nach der Lücke zwischen uns und fortschrittlicher Fertigungstechnologie.

2.1 Ausrüstung

Die Herstellung des Chips erfordert mehr als 2,000 technologische Prozesse, und jeder Schritt hängt von der spezifischen Ausrüstung ab, die ihn erfordert.Bei der Chipherstellung gibt es drei Schlüsselprozesse: Fotolithographie, Ätzen und Abscheidung. Die drei Hauptprozesse werden im Produktionsprozess immer wieder durchlaufen und schließlich werden qualifizierte Chips hergestellt.In den drei Schlüsselprozessen werden drei Schlüsselausrüstungen verwendet, nämlich Maskenausrichter, Ätzmaschine und Dünnschichtabscheidungsausrüstung. Drei große Ausrüstungen machen etwa 22 %, 22 % und 20 % aller Ausrüstungsinvestitionen aus, und sie sind die drei Halbleiterausrüstungen mit dem höchsten Anteil.

Nehmen Sie den typischsten Maskenausrichter und die Ätzmaschine als Beispiele, um die Selbstkontrollierbarkeit vorzustellen und zu analysieren.

Fotoätzmaschine

Das Prinzip des Mask Aligners ähnelt eigentlich einem Diaprojektor, das heißt, das Licht wird durch eine Maske (auch Maske genannt) mit Schaltplan auf einen mit Fotolack beschichteten Wafer projiziert. In den späten 1960er Jahren begannen die Japaner Nikon und Canon, in dieses Feld einzusteigen, und die Maskenausrichtung war damals nicht viel komplizierter als die Kameras.

EVU-Maskenausrichter Die EUV-Extreme-Ultraviolett-Lithographie (Extreme Ultra-Violet) ist eine Lithographietechnologie der neuen Generation, die die Wellenlänge des extremen Ultravioletts (EUV) mit einer Wellenlänge von 13.5 nm nutzt. Da die Lithographiegenauigkeit mehrere Nanometer beträgt, erfordert EUV eine extrem hohe Lichtkonzentration, was dem Halten einer Taschenlampe entspricht, um den Mondfleck mit nur einer Münze zu beleuchten. Der Reflexionsspiegel muss 30 cm lang sein und eine Schwankung von weniger als 0.3 nm aufweisen, was einer Schwankung der Eisenbahnstrecke von Peking nach Shanghai von weniger als 1 mm entspricht. Ein EUV-Maskenausrichter wiegt 180 Tonnen, besteht aus mehr als 100,000 Teilen, benötigt 40 Container für den Transport und die Installation und Fehlerbehebung dauert mehr als ein Jahr. Im Jahr 2000 war das japanische Unternehmen Nikon führend bei Mask Alignern, und im Jahr 2009 lag ASML mit einem Marktanteil von fast 70 % weit vorne. Derzeit kann nur ASML den fortschrittlichsten Masken-Aligner anbieten. Zu Hause verfügt Shanghai Microelectronics (SMEE) bereits über einen Mask Aligner mit einer Auflösung von 90 nm, und ein neuer Mask Aligner ist in der Entwicklung.

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