最強晶片產業鏈科普，晶片自主可控深入剖析（二）

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2022-03-17 230

如果有人對你說：“嘿，我做的晶片是100%自製的！” 等等，先別急著崇拜（相信）他。請在發言前閱讀這篇文章。 ...

首先，什麼是自控？最直覺的理解就是，別人「卡住」的時候，自己就不會卡住。積體電路產業通常分為三個領域：晶片設計、晶片製造和封裝測試。見下圖：

我們一一分析。晶片設計主要從EDA、IP和設計三個面向進行分析。晶片製造主要從設備、技術、材料三個面向進行分析；封裝從封裝設計、產品封裝和晶片測試三個方面進行分析。

芯片設計

如何開始晶片設計？首先，你需要工具（EDA），然後你可以藉助現有資源（IP）以及自己的想法和計劃開始晶片設計。這裡，我們將從晶片設計工具EDA、IP以及積體電路的設計流程來分析晶片設計。

1.1 電子設計自動化

EDA(Electronic Design Automation) 電子設計自動化，常指用於電子設計的軟體。曾經有人對我說，“EDA 有什麼問題嗎？它不就是一個工具嗎？”是的，它是一個工具，但沒有它，你就無法設計任何東西！如今的大規模積體電路在一平方毫米芝麻大小的地方可以整合一億多個晶體管，而這些電晶體之間又存在著數億個連接網路。現今主流SoC晶片擁有超過100億個電晶體。如果沒有準確、強大的EDA工具，如何進行設計？ EDA是晶片設計的必備工具。目前，Synopsys、Cadence、Mentor（西門子EDA）佔據10%以上的市佔率。在90奈米以下的高階晶片設計中，其佔有率甚至高達10%。也就是說，如果沒有上述三家公司的EDA工具，想要開發100nm以下的晶片幾乎是不可能的。下表展示了目前晶片設計中主流的EDA工具：

晶片設計分為設計、模擬和驗證，對應的EDA工具又分為設計工具、模擬工具和驗證工具。設計工具解決的是建立模型的問題，即從0到1（從頭開始），而模擬驗證工具解決的是模型的確認問題，即1是1還是0.9還是1.1。因此，從EDA開發的角度來看，設計工具的開發難度更高。另外，設計規模越大，對製程節點的要求越高，開發EDA工具的難度也越大。目前國內的EDA工具在一些模擬驗證點工具方面已經取得了一定的成績，在類比電路設計方面也有了全流程的工具。但在大規模積體電路的設計，尤其是高階數位晶片的設計製程上，他們與三大廠商仍有很大差距。

1.2 智慧財產權

IP（Intelligent Property）代表智慧財產權的意義。在業界，它是指可以完成特定功能的預先定義的、經過驗證的、可重複使用的模組。 IP是LSI的基本單元，SoC甚至可以說是基於IP核的複用技術。一般來說，IP分為硬核、軟核和實核。一般來說，IP硬核已經映射到特定的工藝，並經過晶片製造驗證。它具有面積和性能可預測的特點，但靈活性較差。 IP核以HDL形式提交，比較靈活，但效能難以預測。 IP核透過佈局或通用製程庫來優化其性能和麵積，比硬核和軟核更靈活和可預測，是硬核和軟核之間的折衷。

下表列出了目前全球排名前10的IP供應商。可以看到，中國有兩家公司入圍前10名，但兩家公司的市佔率加起來只有3%，而ARM獨自佔據了40%以上的市場份額，而美國企業則佔了30%的市場份額.市場占有率.如果ARM被Nvidia收購，IP市場基本上就是美國的天下。此外，我們也發現全球最大的兩家EDA公司Synopsys和Cadence在IP領域也佔據了第二和第三的位置。

下圖顯示了IP的類型，其中處理器佔51%，介面IP佔22.1%，數位類別佔8.1%，其他佔18.8%。 ARM（處理器類別）是唯一的。 Synopsys 是介面 IP 領域的產業領導者。

1.3設計週期

晶片設計流程可分為數位IC設計流程和類比IC設計流程。數位IC設計流程：晶片定義→邏輯設計→邏輯綜合→實體設計→實體驗證→版圖交付。晶片規格是指根據需求制定晶片的功能和性能指標，並完成設計規格文件。邏輯設計是指基於硬體描述語言實作RTL（Register-Transfer Level）層級的邏輯設計，並透過邏輯驗證或形式驗證來驗證功能的正確性。邏輯綜合是指將RTL轉換為具有特定目標的閘級網表，並對網表延遲、面積和功耗進行最佳化。物理設計是指依照約束條件對閘級網表進行排列和佈線，最終產生佈局的過程，也包括：資料導入→佈局規劃→單元佈局→時脈樹綜合→佈線。

資料導入是指導整合網表和時序約束的腳本文件，以及代工廠提供的庫文件。
佈局是指規劃晶片上輸入/輸出單元、巨集單元和其他主要模組的位置的過程。
單元佈局是根據網表和時序約束自動放置標準單元的過程。
時脈樹綜合是指插入時脈緩衝器、產生時脈網路、最小化時脈延遲和偏差的過程。佈線是指在佈線層數、線寬、線距的限制條件下，依電路關係自動連接各單元的過程。

實體驗證通常包括版圖設計規則檢查（DRC）、版圖原理圖一致性檢查（LVS）和電氣規則檢查（ERC）。

Tape Out是指在所有檢查和驗證正確的前提下，將版圖檔案轉移到代工廠生成掩模圖案並生產晶片。類比IC設計流程：晶片定義→電路設計→版圖設計→版圖驗證→版圖交付。

其中，晶片定義和佈局交付與數位電路相同，而類比IC在電路設計、佈局設計、佈局驗證和數位電路方面有所不同。類比電路設計是指依據系統需求設計電晶體級類比電路結構，並透過SPICE等模擬工具對電路的功能與性能進行驗證。

模擬版圖設計是根據設計規則繪製與電路圖相對應的版圖幾何形狀，並模擬版圖的功能和性能。

類比版圖驗證是驗證製程規則、電氣規則以及版圖電路圖的一致性檢查。在此，我們做一個簡單的總結：

晶片設計：在EDA工具的支援下，透過購買IP授權+自主研發（合作開發）IP並遵循積體電路設計嚴格的模擬和驗證流程，完成晶片設計的全過程。在這個過程中，EDA、IP和嚴格的設計流程缺一不可。

目前，在這三個要素中，設計過程是第一個能夠實現自我控制的要素。下表列出了全球排名前10的晶片設計公司，供大家參考。

晶片製造

目前，晶片製造是積體電路產業門檻最高的產業。您如何看待門檻？投入越高，玩家越少，門檻就越高。目前高階晶片製造只剩下台積電、三星和英特爾。下面，我們從設備、技術、材料三個方面來分析晶片製造，尋找我們與先進製造技術的差距。

2.1 設備

晶片的製造需要2,000多道製程才能完成，每一步都依賴特定的設備來實現。晶片製造有三個關鍵製程：光刻、蝕刻和沈積。三大工序在生產過程中反覆循環，最終製造出合格的晶片。三個關鍵工序用到了三個關鍵設備，分別是掩模對準機、蝕刻機和薄膜沉積設備。三大設備約佔全部設備投資的22%、22%及20%，是佔比最高的三種半導體設備。

以最典型的光罩對準機和蝕刻機為例，對其自可控性進行介紹和分析。

光刻機

Mask Aligner的原理其實就像幻燈機一樣，也就是光線透過有電路圖的掩模版（也稱為光罩）投射到塗有光刻膠的晶圓上。 1960年代末，日本尼康和佳能開始進入這一領域，掩模對準機並不比當時的相機複雜多少。

EVU掩模對準機EUV極紫外光微影（Extreme Ultra-Violet）是採用極紫外線（EUV）波長的新一代微影技術，波長為13.5 nm。由於光刻精度為幾個奈米，EUV需要極高的光線集中度，這相當於拿著手電筒只用不超過一枚硬幣就能照亮月球黑點。反射鏡要求長度為30cm，波動小於0.3nm，相當於北京到上海的鐵路軌道波動小於1mm。一台EUV光罩對準機重180噸，零件超過100,000萬個，運輸需要40個貨櫃，安裝調試需要一年以上的時間。 2000年，日本尼康在光罩對準機領域處於領先地位，到2009年，ASML遙遙領先，市佔率接近70%。目前，只有ASML能夠提供最先進的掩模對準機。在國內，上海微電子（SMEE）已經擁有分辨率為90nm的掩模對準機，並且新型掩模對準機正在開發中。

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