가장 강력한 칩 산업 체인 과학, 칩 독립적으로 제어 가능한 심층 분석 (1)

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2022-03-17 230

누군가가 "야, 내가 만든 칩은 100% 자체 제어가 가능해!"라고 말한다면 잠깐, 서두르지 말고 먼저 그분을 경배(믿으십시오)하십시오. 말하기 전에 이 글을 읽어보시기 바랍니다. ...

먼저 자기조절이란 무엇인가? 가장 직관적인 이해는 다른 사람들이 "막히게 되면" 막히지 않을 것이라는 점입니다. 집적회로 산업은 일반적으로 칩 설계, 칩 제조, 패키지 테스트의 세 가지 분야로 구분됩니다. 다음 그림을 참조하세요.

우리는 그것들을 하나씩 분석합니다. 칩 설계는 주로 EDA, IP, 설계라는 세 가지 측면에서 분석됩니다. 칩 제조는 주로 장비, 기술 및 재료의 세 가지 측면에서 분석됩니다. 패키징은 패키징 디자인, 제품 패키징, 칩 테스트까지 분석됩니다.

칩 디자인

칩 설계를 시작하는 방법은 무엇입니까? 먼저 도구(EDA)가 필요하고, 그런 다음 기존 리소스(IP)와 자신의 아이디어 및 계획의 도움을 받아 칩 설계를 시작할 수 있습니다. 여기서는 칩 설계 도구인 EDA, IP, 집적회로 설계 프로세스를 통해 칩 설계를 분석해 보겠습니다.

1.1 EDA

EDA(Electronic Design Automation) 전자 설계 자동화는 전자 설계에 사용되는 소프트웨어를 의미하는 경우가 많습니다. 누군가 나에게 "EDA가 왜 문제인가요? 그냥 도구가 아닌가요?"라고 말한 적이 있습니다. 예, 도구입니다. 하지만 도구가 없으면 아무것도 디자인할 수 없습니다! 오늘날의 대규모 집적 회로는 참깨 크기의 평방 밀리미터에 100억 개가 넘는 트랜지스터를 통합할 수 있으며 이러한 트랜지스터 사이에는 수억 개의 연결 네트워크가 있습니다. 오늘날의 주류 SoC 칩에는 10억 개가 넘는 트랜지스터가 있습니다. 정확하고 강력한 EDA 도구가 없다면 어떻게 설계할 수 있습니까? EDA는 칩 설계에 필수적인 도구입니다. 현재 Synopsys, Cadence, Mentor(Siemens EDA)가 시장점유율 90% 이상을 점유하고 있다. 10나노미터 이하의 고급 칩 설계에서는 그 점유율이 100%에 달하기도 합니다. 즉, 위 10사의 EDA 툴 없이는 XNUMXnm 이하의 칩을 개발하는 것이 거의 불가능하다는 것이다. 다음 표는 칩 설계의 현재 주류 EDA 도구를 보여줍니다.

칩 설계는 설계, 시뮬레이션, 검증으로 구분되며, 해당 EDA 도구는 설계 도구, 시뮬레이션 도구, 검증 도구로 구분됩니다. 설계 도구는 모델을 구축하는 문제, 즉 0에서 1(처음부터)까지 해결하는 반면, 시뮬레이션 및 검증 도구는 모델을 확인하는 문제, 즉 1이 1인지 0.9인지 1.1인지를 해결합니다. 따라서 EDA 개발 관점에서 볼 때 설계 도구 개발은 더욱 어렵습니다. 또한 설계 규모가 클수록 프로세스 노드의 요구 사항이 높아지고 EDA 도구를 개발하기가 더 어려워집니다. 현재 국내 EDA 도구는 일부 시뮬레이션 검증 포인트 도구에서 어느 정도 성과를 거두었으며 아날로그 회로 설계의 전체 프로세스 도구도 보유하고 있습니다. 그러나 대규모 집적 회로 설계, 특히 고급 디지털 칩 설계 과정에서 이들 3개 주요 제조업체 사이에는 여전히 큰 격차가 있습니다.

1.2 IP

IP(Intelligent Property)는 지적재산권의 의미를 담고 있습니다. 업계에서는 특정 기능을 완료할 수 있는 사전 정의되고 검증되었으며 재사용 가능한 모듈을 의미합니다. IP는 LSI의 기본 단위이며, SoC는 IP 코어를 기반으로 한 다중화 기술이라고도 할 수 있습니다. 일반적으로 IP는 하드코어, 소프트코어, 솔리드코어로 구분됩니다. 일반적으로 IP 하드 코어는 칩 제조를 통해 검증된 특정 프로세스에 매핑되었습니다. 면적과 성능을 예측할 수 있다는 특징을 가지고 있지만 유연성이 떨어진다. IP 코어는 유연하지만 성능을 예측할 수 없는 HDL로 제출됩니다. IP 코어는 하드 코어와 소프트 코어보다 더 유연하고 예측 가능하며 하드 코어와 소프트 코어를 절충한 레이아웃이나 일반 프로세스 라이브러리를 통해 성능과 영역을 최적화합니다.

다음 표는 현재 전 세계 상위 10개 IP 제공업체를 보여줍니다. 상위 10위 안에 중국이 최종 진출한 3곳이 있는 것을 알 수 있는데, 두 회사의 시장 점유율을 합산하면 40%에 불과한데, ARM 단독으로 30%가 넘는 시장 점유율을 차지하는 반면, 미국 기업은 XNUMX%를 차지한다. 시장 점유율. ARM이 엔비디아에 인수된다면 IP 시장은 사실상 미국의 세계가 될 것이다. 또한 세계 최대 EDA 기업인 Synopsys와 Cadence도 IP 분야에서 2위와 3위를 차지하고 있는 것으로 나타났습니다.

다음 그림은 IP의 종류를 보여주고 있는데 프로세서가 51%, 인터페이스 IP가 22.1%, 디지털 클래스가 8.1%, 기타가 18.8%를 차지한다. 프로세서 클래스인 ARM이 유일하다. Synopsys는 인터페이스 IP 분야의 업계 선두주자입니다.

1.3디자인 주기

칩 설계 흐름은 디지털 IC 설계 흐름과 아날로그 IC 설계 흐름으로 나눌 수 있습니다.디지털 IC 설계 프로세스: 칩 정의 → 논리 설계 → 논리 합성 → 물리적 설계 → 물리적 검증 → 레이아웃 전달.칩 사양이란 요구 사항에 따라 칩의 기능 및 성능 지수를 작성하고 설계 사양 문서를 완성하는 것을 말합니다.로직 설계(Logic Design)는 하드웨어 설명 언어를 기반으로 RTL(Register-Transfer Level) 레벨에서 로직 설계를 구현하는 것을 의미하며, 로직 검증이나 정형 검증을 통해 올바른 기능을 검증합니다.논리 합성은 RTL을 특정 대상을 가진 게이트 수준 넷리스트로 변환하고 넷리스트 지연, 면적 및 전력 소비를 최적화하는 것을 의미합니다.물리적 설계(Physical Design)는 게이트 레벨 넷리스트를 제약 조건에 따라 배열 및 연결하고 최종적으로 레이아웃을 생성하는 프로세스를 말하며, 여기에는 데이터 가져오기 → 레이아웃 계획 → 유닛 레이아웃 → 클록 트리 합성 → 연결도 포함됩니다.

데이터 가져오기는 통합 넷리스트 및 타이밍 제약 조건을 안내하는 스크립트 파일과 파운드리에서 제공하는 라이브러리 파일입니다.
레이아웃은 칩의 입출력 장치, 매크로 장치 및 기타 주요 모듈의 위치를 계획하는 프로세스를 의미합니다.
셀 레이아웃은 넷리스트 및 타이밍 제약 조건에 따라 표준 셀을 자동으로 배치하는 프로세스입니다.
클록 트리 합성은 클록 버퍼를 삽입하고 클록 네트워크를 생성하며 클록 지연 및 편차를 최소화하는 과정을 의미합니다.배선이란 배선층 수, 선폭, 선간격 등의 제약 조건 하에서 회로 관계에 따라 각 유닛을 자동으로 연결하는 과정을 말합니다.

물리적 검증에는 일반적으로 레이아웃 설계 규칙 확인(DRC), 레이아웃 회로도 일관성 확인(LVS) 및 전기 규칙 확인(ERC)이 포함됩니다.

Tape Out은 모든 점검과 검증이 정확하다는 전제하에 레이아웃 파일을 파운드리로 전송하여 마스크 패턴을 생성하고 칩을 생산하는 것을 말합니다.아날로그 IC 설계 프로세스: 칩 정의 → 회로 설계 → 레이아웃 설계 → 레이아웃 검증 → 레이아웃 전달.

그 중 칩 정의 및 레이아웃 전달은 디지털 회로와 동일하지만 아날로그 IC는 회로 설계, 레이아웃 설계, 레이아웃 검증 및 디지털 회로가 다릅니다.아날로그 회로 설계란 시스템 요구 사항에 따라 트랜지스터 수준의 아날로그 회로 구조를 설계하는 것을 의미하며, 회로의 기능과 성능은 SPICE 및 기타 시뮬레이션 도구를 통해 검증됩니다.

아날로그 레이아웃 설계는 설계 규칙에 따라 회로도에 해당하는 레이아웃 형상을 그리고 레이아웃의 기능과 성능을 시뮬레이션하는 것입니다.

아날로그 레이아웃 검증은 프로세스 규칙, 전기 규칙 및 레이아웃 회로도의 일관성 검사를 검증하는 것입니다.여기서 간단한 요약을 해보겠습니다.

칩 설계: EDA 도구의 지원을 통해 IP 인증 + 독립적인 연구 개발(협력 개발) IP를 구매하고 집적 회로 설계의 엄격한 시뮬레이션 및 검증 프로세스를 수행하여 칩 설계의 전체 프로세스가 완료됩니다. 이 과정에는 EDA, IP, 그리고 엄격한 설계 프로세스가 필수입니다.

현재 이 세 가지 요소 중 자율성을 실현할 수 있는 첫 번째 요소는 디자인 프로세스이다.다음 표에는 참고할 수 있도록 전 세계 상위 10개 칩 설계 회사가 나열되어 있습니다.

칩 제조

현재 칩 제조는 집적회로 산업에서 가장 높은 문턱을 가진 산업이다. 문턱을 어떻게 보시나요? 투자 금액이 높을수록, 플레이어 수가 적을수록 임계값은 높아집니다. 현재 고급 칩 제조에는 TSMC, 삼성, 인텔만이 남아있습니다. 아래에서는 칩 제조를 장비, 기술, 재료의 세 가지 측면에서 분석하여 당사와 첨단 제조 기술 간의 격차를 찾아봅니다.

2.1 장비

칩 제조를 완료하려면 2,000개 이상의 기술 프로세스가 필요하며 각 단계는 이를 달성하기 위한 특정 장비에 따라 다릅니다.칩 제조에는 포토리소그래피, 에칭, 증착의 세 가지 주요 프로세스가 있습니다. 생산 과정에서 세 가지 주요 프로세스가 반복적으로 순환되고 최종적으로 자격을 갖춘 칩이 제조됩니다.3대 핵심 공정에는 마스크 얼라이너, 식각기, 박막증착 장비 등 3대 핵심 장비가 사용된다. 22대 장비는 전체 장비 투자의 약 22%, 20%, XNUMX%를 차지하며 가장 높은 비중을 차지하는 XNUMX대 반도체 장비이다.

가장 일반적인 마스크 얼라이너와 에칭 기계를 예로 들어 자체 제어성을 소개하고 분석합니다.

포토 에칭 기계

마스크 정렬 장치의 원리는 실제로 슬라이드 프로젝터와 같습니다. 즉, 회로도가 있는 마스크(마스크라고도 함)를 통해 포토레지스트가 코팅된 웨이퍼에 빛이 투사됩니다. 1960년대 후반부터 일본의 니콘과 캐논이 이 분야에 뛰어들기 시작했는데, 마스크 정렬 장치는 당시 카메라보다 그다지 복잡하지 않았습니다.

EVU 마스크 정렬장치 EUV 극자외선 리소그래피(Extreme Ultra-Violet)는 파장 13.5nm의 극자외선(EUV) 파장을 사용하는 차세대 리소그래피 기술입니다. 리소그래피 정확도가 수 나노미터이기 때문에 EUV에는 극도로 높은 농도의 빛이 필요합니다. 이는 동전 한 개만으로 달 반점을 비추기 위해 손전등을 들고 있는 것과 같습니다. 반사 거울은 길이가 30cm이고 변동이 0.3nm 미만이어야 하며 이는 베이징에서 상하이까지 철도 선로의 변동이 1mm 미만인 것과 동일합니다. EUV 마스크 정렬 장치의 무게는 180톤이고, 부품 수는 100,000만 개 이상이며, 운송을 위해 컨테이너 40개가 필요하고, 설치 및 디버깅에 XNUMX년 이상이 걸립니다. 2000년에는 일본 Nikon이 마스크 정렬 장치의 선두주자였으며, 2009년에는 ASML이 거의 70%의 시장 점유율을 차지하며 훨씬 앞섰습니다. 현재 ASML만이 가장 진보된 마스크 정렬 장치를 제공할 수 있습니다. 국내에는 SMEE(Shanghai Microelectronics)가 이미 90nm 해상도의 마스크 정렬 장치를 보유하고 있으며 새로운 마스크 정렬 장치를 개발 중입니다.

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