servicio de teléfono directo
Columnista
Columnista
Terminología básica del packaging avanzado.
2024-03-22
2813
El embalaje avanzado es un importante hito tecnológico de la era "Más que Moore". A medida que la miniaturización de chips se vuelve cada vez más desafiante y costosa en cada nodo de proceso, los ingenieros están optando por colocar múltiples chips en empaques avanzados en lugar de reducir aún más los chips individuales. Este artículo proporcionará una breve introducción a los diez términos más comunes en tecnología de embalaje avanzada.
Embalaje 2.5D
El empaquetado 2.5D es un avance de la tecnología tradicional de empaquetado de circuitos integrados 2D, lo que permite un enrutamiento y una utilización espacial más refinados. En el empaque 2.5D, las pilas de matrices desnudas o las colocaciones una al lado de la otra se ubican encima de un intercalador con vías de silicio a través de silicio (TSV). La base, que es el intercalador, facilita la conectividad entre los chips.
El empaquetado 2.5D se usa comúnmente en ASIC, FPGA, GPU y cubos de memoria de alta gama. En 2008, Xilinx subdividió su gran FPGA en cuatro chips más pequeños y de mayor rendimiento conectados mediante un interposer de silicio. Esto marcó el inicio del empaquetado 2.5D, que luego se adoptó ampliamente para la integración del procesador de memoria de alto ancho de banda (HBM).
Empaque 3D
En el empaquetado de circuitos integrados 3D, los troqueles lógicos se apilan juntos o con pilas de troqueles de memoria sin la necesidad de construir un gran sistema en chip (SoC). Los troqueles desnudos están interconectados a través de una capa intercaladora activa. Mientras que el empaque de circuitos integrados 2.5D utiliza protuberancias conductoras o TSV para apilar componentes en el intercalador, el empaque de circuitos integrados 3D conecta múltiples capas de obleas de silicio con componentes habilitados para TSV.
La tecnología TSV sirve como tecnología habilitadora crucial en el embalaje de circuitos integrados 2.5D y 3D, y la industria de semiconductores ha estado utilizando la tecnología de HBM para producir chips DRAM para embalajes de circuitos integrados 3D.
chiplet
Dentro de la biblioteca de chiplets, existe una gama de chips modulares que se pueden integrar en el embalaje mediante tecnología de interconexión de matriz a matriz. Los chiplets representan otra forma de empaquetado de circuitos integrados 3D, que permite la integración heterogénea de componentes CMOS y no CMOS. En otras palabras, son System-on-Chips (SoC) más pequeños, conocidos como chiplets, en lugar de SoC grandes dentro del paquete.
Dividir SoC grandes en chips más pequeños ofrece mayores rendimientos y menores costos en comparación con los chips individuales. Los chiplets permiten a los diseñadores aprovechar varias IP sin verse limitados por nodos de proceso o tecnologías de fabricación. Se pueden fabricar utilizando una variedad de materiales, incluidos silicio, vidrio y laminados.
Embalaje en abanico
En el empaquetado en abanico, las "conexiones" se distribuyen en abanico en la superficie del chip para proporcionar más E/S externas. Utiliza un compuesto de moldeo epoxi (EMC) para incrustar completamente matrices desnudas, lo que elimina pasos del proceso como el golpe de las obleas, el llenado insuficiente, la unión de chips invertidos, la limpieza, la dosificación inferior, el curado y la necesidad de una capa intermediaria, lo que simplifica la integración heterogénea.
En comparación con otros tipos de embalaje, la tecnología fan-out ofrece factores de forma más pequeños con más E/S. En 2016, permitió a Apple integrar su procesador de aplicaciones de 16 nanómetros con DRAM móvil utilizando la tecnología de empaquetado de TSMC en un solo paquete para el iPhone 7, estableciéndose como un destacado tecnológico.
Empaque en abanico a nivel de oblea (FOWLP)
La tecnología FOWLP es una mejora del empaquetado a nivel de oblea (WLP) que permite más conexiones externas para chips de silicio. Implica incrustar el chip en un compuesto de moldeo epoxi, luego construir una capa de redistribución de alta densidad (RDL) en la superficie de la oblea y aplicar bolas de soldadura para formar una oblea reconstituida.
Por lo general, las obleas procesadas primero se cortan en dados individuales, que luego se dispersan y se colocan sobre una estructura portadora, con los espacios llenos para formar la oblea reconstituida. FOWLP proporciona una cantidad significativa de conexiones entre el embalaje y la placa de circuito de aplicación, y debido a que el sustrato es más grande que el troquel desnudo, el espaciado entre los troqueles desnudos es en realidad más relajado.
Integración heterogénea
La integración heterogénea implica combinar diferentes componentes fabricados por separado en un conjunto de nivel superior, mejorando así la funcionalidad y las características operativas. Como resultado, los fabricantes de componentes semiconductores pueden integrar componentes funcionales utilizando diferentes flujos de proceso en un solo componente.
La integración heterogénea es similar al sistema en paquete (SiP), pero en lugar de integrar múltiples matrices desnudas en un solo sustrato, implica integrar múltiples IP en forma de chiplets en un solo sustrato. El concepto fundamental de integración heterogénea es combinar múltiples componentes con diferentes funcionalidades en el mismo paquete.
HBM
HBM es una tecnología de memoria apilada estandarizada que proporciona canales de gran ancho de banda para datos dentro de la pila y entre la memoria y los componentes lógicos. El empaquetado de HBM apila la memoria y la conecta a través de TSV para crear más E/S y ancho de banda.
HBM, un estándar JEDEC, integra verticalmente múltiples capas de componentes DRAM dentro del paquete junto con procesadores de aplicaciones, GPU y SoC. HBM se implementa principalmente en forma de paquetes 2.5D para servidores de alta gama y chips de red. La última versión, HBM2, aborda las limitaciones de capacidad y velocidad de reloj observadas en la versión inicial de HBM.
interpuesto
Un intercalador es un conducto para transmitir señales eléctricas entre múltiples chips o placas de circuito dentro de un paquete. Sirve como interfaz eléctrica entre enchufes o conectores, lo que permite que las señales viajen distancias más largas y se conecten a otros enchufes de la placa.
Los intercaladores pueden estar hechos de silicio o materiales orgánicos y actúan como un puente entre múltiples matrices de chips y placas de circuito. Los interposers de silicio son una tecnología probada conocida por sus capacidades de formación de TSV y E/S de alta densidad, y desempeñan un papel crucial en el empaquetado de chips IC 2.5D y 3D.
Capa de redistribución
La capa de redistribución consta de interconexiones o pistas de cobre que se utilizan para establecer conexiones eléctricas entre varias partes del paquete. Es una capa dieléctrica de metal o de alto polímero que permite apilar matrices desnudas en el paquete, lo que reduce el paso de E/S de conjuntos de chips grandes. La capa de redistribución se ha convertido en una parte integral de las soluciones de empaquetado 2.5D y 3D, lo que permite que los chips se comuniquen entre sí a través del intercalador.
A través de silicio (TSV)
TSV es una tecnología clave para soluciones de embalaje 2.5D y 3D, que implica el relleno de cobre en obleas para proporcionar interconexiones verticales a través de obleas de silicio desnudas. Atraviesa todo el chip para facilitar las conexiones eléctricas, creando el camino más corto de un lado al otro del chip.
El proceso implica grabar agujeros pasantes o cavidades desde la parte frontal de la oblea hasta una cierta profundidad, aislarlos y rellenarlos con material conductor (normalmente cobre). Después de la fabricación del chip, la oblea se adelgaza desde la parte posterior para exponer las vías de silicio y el metal depositado en la parte posterior de la oblea, completando las interconexiones TSV.
Embalaje 2.5D
El empaquetado 2.5D es un avance de la tecnología tradicional de empaquetado de circuitos integrados 2D, lo que permite un enrutamiento y una utilización espacial más refinados. En el empaque 2.5D, las pilas de matrices desnudas o las colocaciones una al lado de la otra se ubican encima de un intercalador con vías de silicio a través de silicio (TSV). La base, que es el intercalador, facilita la conectividad entre los chips.
El empaquetado 2.5D se usa comúnmente en ASIC, FPGA, GPU y cubos de memoria de alta gama. En 2008, Xilinx subdividió su gran FPGA en cuatro chips más pequeños y de mayor rendimiento conectados mediante un interposer de silicio. Esto marcó el inicio del empaquetado 2.5D, que luego se adoptó ampliamente para la integración del procesador de memoria de alto ancho de banda (HBM).
Diagrama esquemático de embalaje 2.5D
Empaque 3D
En el empaquetado de circuitos integrados 3D, los troqueles lógicos se apilan juntos o con pilas de troqueles de memoria sin la necesidad de construir un gran sistema en chip (SoC). Los troqueles desnudos están interconectados a través de una capa intercaladora activa. Mientras que el empaque de circuitos integrados 2.5D utiliza protuberancias conductoras o TSV para apilar componentes en el intercalador, el empaque de circuitos integrados 3D conecta múltiples capas de obleas de silicio con componentes habilitados para TSV.
La tecnología TSV sirve como tecnología habilitadora crucial en el embalaje de circuitos integrados 2.5D y 3D, y la industria de semiconductores ha estado utilizando la tecnología de HBM para producir chips DRAM para embalajes de circuitos integrados 3D.
Desde la vista transversal del empaque 3D, se puede observar que la interconexión vertical entre chips de silicio se logra a través de TSV de cobre metálico.
chiplet
Dentro de la biblioteca de chiplets, existe una gama de chips modulares que se pueden integrar en el embalaje mediante tecnología de interconexión de matriz a matriz. Los chiplets representan otra forma de empaquetado de circuitos integrados 3D, que permite la integración heterogénea de componentes CMOS y no CMOS. En otras palabras, son System-on-Chips (SoC) más pequeños, conocidos como chiplets, en lugar de SoC grandes dentro del paquete.
Dividir SoC grandes en chips más pequeños ofrece mayores rendimientos y menores costos en comparación con los chips individuales. Los chiplets permiten a los diseñadores aprovechar varias IP sin verse limitados por nodos de proceso o tecnologías de fabricación. Se pueden fabricar utilizando una variedad de materiales, incluidos silicio, vidrio y laminados.
Un sistema basado en chiplets consta de múltiples chiplets en una capa intercaladora
Embalaje en abanico
En el empaquetado en abanico, las "conexiones" se distribuyen en abanico en la superficie del chip para proporcionar más E/S externas. Utiliza un compuesto de moldeo epoxi (EMC) para incrustar completamente matrices desnudas, lo que elimina pasos del proceso como el golpe de las obleas, el llenado insuficiente, la unión de chips invertidos, la limpieza, la dosificación inferior, el curado y la necesidad de una capa intermediaria, lo que simplifica la integración heterogénea.
En comparación con otros tipos de embalaje, la tecnología fan-out ofrece factores de forma más pequeños con más E/S. En 2016, permitió a Apple integrar su procesador de aplicaciones de 16 nanómetros con DRAM móvil utilizando la tecnología de empaquetado de TSMC en un solo paquete para el iPhone 7, estableciéndose como un destacado tecnológico.
Embalaje en abanico
Empaque en abanico a nivel de oblea (FOWLP)
La tecnología FOWLP es una mejora del empaquetado a nivel de oblea (WLP) que permite más conexiones externas para chips de silicio. Implica incrustar el chip en un compuesto de moldeo epoxi, luego construir una capa de redistribución de alta densidad (RDL) en la superficie de la oblea y aplicar bolas de soldadura para formar una oblea reconstituida.
Por lo general, las obleas procesadas primero se cortan en dados individuales, que luego se dispersan y se colocan sobre una estructura portadora, con los espacios llenos para formar la oblea reconstituida. FOWLP proporciona una cantidad significativa de conexiones entre el embalaje y la placa de circuito de aplicación, y debido a que el sustrato es más grande que el troquel desnudo, el espaciado entre los troqueles desnudos es en realidad más relajado.
Embalaje en abanico
Integración heterogénea
La integración heterogénea implica combinar diferentes componentes fabricados por separado en un conjunto de nivel superior, mejorando así la funcionalidad y las características operativas. Como resultado, los fabricantes de componentes semiconductores pueden integrar componentes funcionales utilizando diferentes flujos de proceso en un solo componente.
La integración heterogénea es similar al sistema en paquete (SiP), pero en lugar de integrar múltiples matrices desnudas en un solo sustrato, implica integrar múltiples IP en forma de chiplets en un solo sustrato. El concepto fundamental de integración heterogénea es combinar múltiples componentes con diferentes funcionalidades en el mismo paquete.
Componentes básicos de tecnologías de integración heterogénea
HBM
HBM es una tecnología de memoria apilada estandarizada que proporciona canales de gran ancho de banda para datos dentro de la pila y entre la memoria y los componentes lógicos. El empaquetado de HBM apila la memoria y la conecta a través de TSV para crear más E/S y ancho de banda.
HBM, un estándar JEDEC, integra verticalmente múltiples capas de componentes DRAM dentro del paquete junto con procesadores de aplicaciones, GPU y SoC. HBM se implementa principalmente en forma de paquetes 2.5D para servidores de alta gama y chips de red. La última versión, HBM2, aborda las limitaciones de capacidad y velocidad de reloj observadas en la versión inicial de HBM.
HBM
interpuesto
Un intercalador es un conducto para transmitir señales eléctricas entre múltiples chips o placas de circuito dentro de un paquete. Sirve como interfaz eléctrica entre enchufes o conectores, lo que permite que las señales viajen distancias más largas y se conecten a otros enchufes de la placa.
Los intercaladores pueden estar hechos de silicio o materiales orgánicos y actúan como un puente entre múltiples matrices de chips y placas de circuito. Los interposers de silicio son una tecnología probada conocida por sus capacidades de formación de TSV y E/S de alta densidad, y desempeñan un papel crucial en el empaquetado de chips IC 2.5D y 3D.
Implementaciones típicas de intercalador en la partición del sistema
Capa de redistribución
La capa de redistribución consta de interconexiones o pistas de cobre que se utilizan para establecer conexiones eléctricas entre varias partes del paquete. Es una capa dieléctrica de metal o de alto polímero que permite apilar matrices desnudas en el paquete, lo que reduce el paso de E/S de conjuntos de chips grandes. La capa de redistribución se ha convertido en una parte integral de las soluciones de empaquetado 2.5D y 3D, lo que permite que los chips se comuniquen entre sí a través del intercalador.
Embalaje integrado mediante capa de redistribución
A través de silicio (TSV)
TSV es una tecnología clave para soluciones de embalaje 2.5D y 3D, que implica el relleno de cobre en obleas para proporcionar interconexiones verticales a través de obleas de silicio desnudas. Atraviesa todo el chip para facilitar las conexiones eléctricas, creando el camino más corto de un lado al otro del chip.
El proceso implica grabar agujeros pasantes o cavidades desde la parte frontal de la oblea hasta una cierta profundidad, aislarlos y rellenarlos con material conductor (normalmente cobre). Después de la fabricación del chip, la oblea se adelgaza desde la parte posterior para exponer las vías de silicio y el metal depositado en la parte posterior de la oblea, completando las interconexiones TSV.
En el embalaje TSV, los chips DRAM están conectados a tierra, penetrados y conectados a electrodos.
Recomendaciones relacionadas
粤公网安备44030002007346号