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Kolumnist
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Grundlegende Terminologie der fortschrittlichen Verpackung
2024-03-22
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Fortschrittliche Verpackungen sind ein wichtiges technologisches Highlight der „More than Moore“-Ära. Da die Miniaturisierung von Chips an jedem Prozessknoten immer schwieriger und kostspieliger wird, entscheiden sich Ingenieure dafür, mehrere Chips in fortschrittlichen Verpackungen unterzubringen, anstatt einzelne Chips weiter zu verkleinern. Dieser Artikel bietet eine kurze Einführung in die zehn häufigsten Begriffe in der fortschrittlichen Verpackungstechnologie.
2.5D-Verpackung
2.5D-Packaging ist eine Weiterentwicklung der herkömmlichen 2D-IC-Packaging-Technologie und ermöglicht eine verfeinerte Routenführung und räumliche Nutzung. Beim 2.5D-Packaging sitzen Bare-Die-Stacks oder Side-by-Side-Platzierungen auf einem Interposer mit Silizium-Through-Silicon-Vias (TSVs). Die Basis, der Interposer, erleichtert die Verbindung zwischen den Chips.
2.5D-Gehäuse werden häufig in High-End-ASICs, FPGAs, GPUs und Speicherwürfeln verwendet. Im Jahr 2008 unterteilte Xilinx seinen großen FPGA in vier kleinere, ertragsstärkere Chips, die über einen Silizium-Interposer verbunden waren. Dies war der Beginn der 2.5D-Verpackung, die später weithin für die Integration von High Bandwidth Memory (HBM)-Prozessoren übernommen wurde.
3D-Verpackung
Beim 3D-IC-Packaging werden Logikchips zusammen oder mit Speicherchips gestapelt, ohne dass ein großes System-on-Chip (SoC) aufgebaut werden muss. Die Bare-Chips sind über eine aktive Interposer-Schicht miteinander verbunden. Während beim 2.5D-IC-Packaging leitende Bumps oder TSVs zum Stapeln von Komponenten auf dem Interposer verwendet werden, verbindet das 3D-IC-Packaging mehrere Schichten von Siliziumwafern mit TSV-fähigen Komponenten.
Die TSV-Technologie dient als entscheidende Basistechnologie für 2.5D- und 3D-IC-Packaging, und die Halbleiterindustrie nutzt die HBM-Technologie zur Herstellung von DRAM-Chips für 3D-IC-Packaging.
Chiplet
Innerhalb der Chiplet-Bibliothek gibt es eine Reihe modularer Chips, die mithilfe der Die-to-Die-Verbindungstechnologie in Gehäuse integriert werden können. Chiplets stellen eine weitere Form der 3D-IC-Verpackung dar und ermöglichen die heterogene Integration von CMOS- und Nicht-CMOS-Komponenten. Mit anderen Worten handelt es sich um kleinere System-on-Chips (SoCs), sogenannte Chiplets, und nicht um große SoCs im Gehäuse.
Die Aufteilung großer SoCs in kleinere Chips bietet höhere Erträge und geringere Kosten im Vergleich zu einzelnen Bare-Chips. Mit Chiplets können Entwickler verschiedene IPs nutzen, ohne durch Prozessknoten oder Fertigungstechnologien eingeschränkt zu sein. Sie können aus einer Vielzahl von Materialien hergestellt werden, darunter Silikon, Glas und Laminate.
Fan-Out-Verpackung
Beim Fan-out-Gehäuse werden die „Anschlüsse“ auf der Chipoberfläche aufgefächert, um mehr externe I/O bereitzustellen. Es nutzt Epoxid-Formmasse (EMC), um nackte Chips vollständig einzubetten, wodurch Prozessschritte wie Wafer-Bumping, Underfill, Flip-Chip-Bonding, Reinigung, Bottom-Dosierung, Aushärtung und die Notwendigkeit einer Interposer-Schicht entfallen, was die heterogene Integration vereinfacht.
Im Vergleich zu anderen Verpackungstypen bietet die Fan-Out-Technologie kleinere Formfaktoren mit mehr I/O. Im Jahr 2016 konnte Apple seinen 16-Nanometer-Anwendungsprozessor mit mobilem DRAM mithilfe der Verpackungstechnologie von TSMC in einem einzigen Gehäuse für das iPhone 7 integrieren und sich damit als technologisches Highlight etablieren.
Fan-Out Wafer-Level Packaging (FOWLP)
Die FOWLP-Technologie ist eine Verbesserung gegenüber Wafer-Level-Packaging (WLP), die mehr externe Verbindungen für Siliziumchips ermöglicht. Dabei wird der Chip in eine Epoxid-Formmasse eingebettet, dann eine hochdichte Umverteilungsschicht (RDL) auf der Waferoberfläche aufgebaut und Lotkugeln aufgetragen, um einen wiederhergestellten Wafer zu bilden.
Typischerweise werden verarbeitete Wafer zunächst in einzelne nackte Chips zerteilt, die dann verteilt und auf einer Trägerstruktur platziert werden, wobei die Lücken gefüllt werden, um den wiederhergestellten Wafer zu bilden. FOWLP bietet eine beträchtliche Anzahl von Verbindungen zwischen der Verpackung und der Anwendungsleiterplatte, und da das Substrat größer als der nackte Chip ist, ist der Abstand der nackten Chips tatsächlich lockerer.
Heterogene Integration
Bei der heterogenen Integration werden separat hergestellte unterschiedliche Komponenten zu einer übergeordneten Baugruppe kombiniert und so die Funktionalität erhöht und die Betriebseigenschaften verbessert. Dadurch können Hersteller von Halbleiterkomponenten funktionale Komponenten mithilfe unterschiedlicher Prozessabläufe in einem einzigen Bauteil integrieren.
Heterogene Integration ähnelt System-in-Package (SiP), umfasst jedoch nicht die Integration mehrerer Bare-Chips auf einem einzigen Substrat, sondern die Integration mehrerer IPs in Form von Chiplets auf einem einzigen Substrat. Das grundlegende Konzept der heterogenen Integration besteht darin, mehrere Komponenten mit unterschiedlichen Funktionalitäten in demselben Paket zu kombinieren.
HBM
HBM ist eine standardisierte Stacked-Memory-Technologie, die Kanäle mit hoher Bandbreite für Daten innerhalb des Stacks und zwischen Speicher und Logikkomponenten bereitstellt. HBM-Packaging stapelt Speicherchips und verbindet sie über TSVs, um mehr I/Os und Bandbreite zu schaffen.
HBM, ein JEDEC-Standard, integriert vertikal mehrere Schichten von DRAM-Komponenten innerhalb des Pakets neben Anwendungsprozessoren, GPUs und SoCs. HBM wird hauptsächlich in Form von 2.5D-Verpackungen für High-End-Server und Netzwerkchips umgesetzt. Die neueste Version, HBM2, behebt Kapazitäts- und Taktgeschwindigkeitsbeschränkungen der ersten HBM-Version.
Interposer
Ein Interposer ist eine Leitung zur Übertragung elektrischer Signale zwischen mehreren Chip-Chips oder Leiterplatten innerhalb eines Gehäuses. Es dient als elektrische Schnittstelle zwischen Buchsen oder Anschlüssen und ermöglicht so die Übertragung von Signalen über größere Entfernungen und die Verbindung mit anderen Buchsen auf der Platine.
Interposer können aus Silizium oder organischen Materialien bestehen und als Brücke zwischen mehreren Chip-Chips und Leiterplatten fungieren. Silizium-Interposer sind eine bewährte Technologie, die für ihre E/A- und TSV-Bildungsfähigkeiten mit hoher Dichte bekannt ist und eine entscheidende Rolle beim 2.5D- und 3D-IC-Chip-Packaging spielt.
Umverteilungsschicht
Die Umverteilungsschicht besteht aus Kupferverbindungen oder Leiterbahnen, die zum Herstellen elektrischer Verbindungen zwischen verschiedenen Teilen des Gehäuses verwendet werden. Dabei handelt es sich um eine dielektrische Metall- oder Hochpolymerschicht, die das Stapeln von Bare-Chips im Gehäuse ermöglicht und so den I/O-Abstand großer Chipbaugruppen verringert. Die Umverteilungsschicht ist zu einem integralen Bestandteil von 2.5D- und 3D-Verpackungslösungen geworden und ermöglicht es den darauf befindlichen Chips, über den Interposer miteinander zu kommunizieren.
Through-Silicon Via (TSV)
TSV ist eine Schlüsseltechnologie für 2.5D- und 3D-Verpackungslösungen, bei der Kupfer in Wafer gefüllt wird, um vertikale Verbindungen durch blanke Siliziumwafer herzustellen. Es durchquert den gesamten Chip, um elektrische Verbindungen zu ermöglichen und so den kürzesten Weg von einer Seite des Chips zur anderen zu schaffen.
Bei diesem Verfahren werden Durchgangslöcher oder Hohlräume von der Vorderseite des Wafers bis zu einer bestimmten Tiefe geätzt, isoliert und mit leitfähigem Material (typischerweise Kupfer) gefüllt. Nach der Chipherstellung wird der Wafer von der Rückseite her gedünnt, um die Through-Silicon Vias und das auf der Rückseite des Wafers abgeschiedene Metall freizulegen und so die TSV-Verbindungen fertigzustellen.
2.5D-Verpackung
2.5D-Packaging ist eine Weiterentwicklung der herkömmlichen 2D-IC-Packaging-Technologie und ermöglicht eine verfeinerte Routenführung und räumliche Nutzung. Beim 2.5D-Packaging sitzen Bare-Die-Stacks oder Side-by-Side-Platzierungen auf einem Interposer mit Silizium-Through-Silicon-Vias (TSVs). Die Basis, der Interposer, erleichtert die Verbindung zwischen den Chips.
2.5D-Gehäuse werden häufig in High-End-ASICs, FPGAs, GPUs und Speicherwürfeln verwendet. Im Jahr 2008 unterteilte Xilinx seinen großen FPGA in vier kleinere, ertragsstärkere Chips, die über einen Silizium-Interposer verbunden waren. Dies war der Beginn der 2.5D-Verpackung, die später weithin für die Integration von High Bandwidth Memory (HBM)-Prozessoren übernommen wurde.
Schematisches 2.5D-Verpackungsdiagramm
3D-Verpackung
Beim 3D-IC-Packaging werden Logikchips zusammen oder mit Speicherchips gestapelt, ohne dass ein großes System-on-Chip (SoC) aufgebaut werden muss. Die Bare-Chips sind über eine aktive Interposer-Schicht miteinander verbunden. Während beim 2.5D-IC-Packaging leitende Bumps oder TSVs zum Stapeln von Komponenten auf dem Interposer verwendet werden, verbindet das 3D-IC-Packaging mehrere Schichten von Siliziumwafern mit TSV-fähigen Komponenten.
Die TSV-Technologie dient als entscheidende Basistechnologie für 2.5D- und 3D-IC-Packaging, und die Halbleiterindustrie nutzt die HBM-Technologie zur Herstellung von DRAM-Chips für 3D-IC-Packaging.
Aus der Querschnittsansicht der 3D-Verpackung lässt sich erkennen, dass die vertikale Verbindung zwischen Siliziumchips durch metallische Kupfer-TSVs erreicht wird.
Chiplet
Innerhalb der Chiplet-Bibliothek gibt es eine Reihe modularer Chips, die mithilfe der Die-to-Die-Verbindungstechnologie in Gehäuse integriert werden können. Chiplets stellen eine weitere Form der 3D-IC-Verpackung dar und ermöglichen die heterogene Integration von CMOS- und Nicht-CMOS-Komponenten. Mit anderen Worten handelt es sich um kleinere System-on-Chips (SoCs), sogenannte Chiplets, und nicht um große SoCs im Gehäuse.
Die Aufteilung großer SoCs in kleinere Chips bietet höhere Erträge und geringere Kosten im Vergleich zu einzelnen Bare-Chips. Mit Chiplets können Entwickler verschiedene IPs nutzen, ohne durch Prozessknoten oder Fertigungstechnologien eingeschränkt zu sein. Sie können aus einer Vielzahl von Materialien hergestellt werden, darunter Silikon, Glas und Laminate.
Ein Chiplet-basiertes System besteht aus mehreren Chiplets auf einer Zwischenschicht
Fan-Out-Verpackung
Beim Fan-out-Gehäuse werden die „Anschlüsse“ auf der Chipoberfläche aufgefächert, um mehr externe I/O bereitzustellen. Es nutzt Epoxid-Formmasse (EMC), um nackte Chips vollständig einzubetten, wodurch Prozessschritte wie Wafer-Bumping, Underfill, Flip-Chip-Bonding, Reinigung, Bottom-Dosierung, Aushärtung und die Notwendigkeit einer Interposer-Schicht entfallen, was die heterogene Integration vereinfacht.
Im Vergleich zu anderen Verpackungstypen bietet die Fan-Out-Technologie kleinere Formfaktoren mit mehr I/O. Im Jahr 2016 konnte Apple seinen 16-Nanometer-Anwendungsprozessor mit mobilem DRAM mithilfe der Verpackungstechnologie von TSMC in einem einzigen Gehäuse für das iPhone 7 integrieren und sich damit als technologisches Highlight etablieren.
Fan-Out-Verpackung
Fan-Out Wafer-Level Packaging (FOWLP)
Die FOWLP-Technologie ist eine Verbesserung gegenüber Wafer-Level-Packaging (WLP), die mehr externe Verbindungen für Siliziumchips ermöglicht. Dabei wird der Chip in eine Epoxid-Formmasse eingebettet, dann eine hochdichte Umverteilungsschicht (RDL) auf der Waferoberfläche aufgebaut und Lotkugeln aufgetragen, um einen wiederhergestellten Wafer zu bilden.
Typischerweise werden verarbeitete Wafer zunächst in einzelne nackte Chips zerteilt, die dann verteilt und auf einer Trägerstruktur platziert werden, wobei die Lücken gefüllt werden, um den wiederhergestellten Wafer zu bilden. FOWLP bietet eine beträchtliche Anzahl von Verbindungen zwischen der Verpackung und der Anwendungsleiterplatte, und da das Substrat größer als der nackte Chip ist, ist der Abstand der nackten Chips tatsächlich lockerer.
Fan-Out-Verpackung
Heterogene Integration
Bei der heterogenen Integration werden separat hergestellte unterschiedliche Komponenten zu einer übergeordneten Baugruppe kombiniert und so die Funktionalität erhöht und die Betriebseigenschaften verbessert. Dadurch können Hersteller von Halbleiterkomponenten funktionale Komponenten mithilfe unterschiedlicher Prozessabläufe in einem einzigen Bauteil integrieren.
Heterogene Integration ähnelt System-in-Package (SiP), umfasst jedoch nicht die Integration mehrerer Bare-Chips auf einem einzigen Substrat, sondern die Integration mehrerer IPs in Form von Chiplets auf einem einzigen Substrat. Das grundlegende Konzept der heterogenen Integration besteht darin, mehrere Komponenten mit unterschiedlichen Funktionalitäten in demselben Paket zu kombinieren.
Bausteine heterogener Integrationstechnologien
HBM
HBM ist eine standardisierte Stacked-Memory-Technologie, die Kanäle mit hoher Bandbreite für Daten innerhalb des Stacks und zwischen Speicher und Logikkomponenten bereitstellt. HBM-Packaging stapelt Speicherchips und verbindet sie über TSVs, um mehr I/Os und Bandbreite zu schaffen.
HBM, ein JEDEC-Standard, integriert vertikal mehrere Schichten von DRAM-Komponenten innerhalb des Pakets neben Anwendungsprozessoren, GPUs und SoCs. HBM wird hauptsächlich in Form von 2.5D-Verpackungen für High-End-Server und Netzwerkchips umgesetzt. Die neueste Version, HBM2, behebt Kapazitäts- und Taktgeschwindigkeitsbeschränkungen der ersten HBM-Version.
HBM
Interposer
Ein Interposer ist eine Leitung zur Übertragung elektrischer Signale zwischen mehreren Chip-Chips oder Leiterplatten innerhalb eines Gehäuses. Es dient als elektrische Schnittstelle zwischen Buchsen oder Anschlüssen und ermöglicht so die Übertragung von Signalen über größere Entfernungen und die Verbindung mit anderen Buchsen auf der Platine.
Interposer können aus Silizium oder organischen Materialien bestehen und als Brücke zwischen mehreren Chip-Chips und Leiterplatten fungieren. Silizium-Interposer sind eine bewährte Technologie, die für ihre E/A- und TSV-Bildungsfähigkeiten mit hoher Dichte bekannt ist und eine entscheidende Rolle beim 2.5D- und 3D-IC-Chip-Packaging spielt.
Typische Implementierungen von Interposer bei der Systempartitionierung
Umverteilungsschicht
Die Umverteilungsschicht besteht aus Kupferverbindungen oder Leiterbahnen, die zum Herstellen elektrischer Verbindungen zwischen verschiedenen Teilen des Gehäuses verwendet werden. Dabei handelt es sich um eine dielektrische Metall- oder Hochpolymerschicht, die das Stapeln von Bare-Chips im Gehäuse ermöglicht und so den I/O-Abstand großer Chipbaugruppen verringert. Die Umverteilungsschicht ist zu einem integralen Bestandteil von 2.5D- und 3D-Verpackungslösungen geworden und ermöglicht es den darauf befindlichen Chips, über den Interposer miteinander zu kommunizieren.
Integrierte Verpackung mit Redistribution Layer
Through-Silicon Via (TSV)
TSV ist eine Schlüsseltechnologie für 2.5D- und 3D-Verpackungslösungen, bei der Kupfer in Wafer gefüllt wird, um vertikale Verbindungen durch blanke Siliziumwafer herzustellen. Es durchquert den gesamten Chip, um elektrische Verbindungen zu ermöglichen und so den kürzesten Weg von einer Seite des Chips zur anderen zu schaffen.
Bei diesem Verfahren werden Durchgangslöcher oder Hohlräume von der Vorderseite des Wafers bis zu einer bestimmten Tiefe geätzt, isoliert und mit leitfähigem Material (typischerweise Kupfer) gefüllt. Nach der Chipherstellung wird der Wafer von der Rückseite her gedünnt, um die Through-Silicon Vias und das auf der Rückseite des Wafers abgeschiedene Metall freizulegen und so die TSV-Verbindungen fertigzustellen.
Beim TSV-Gehäuse werden DRAM-Chips geerdet, durchdrungen und mit Elektroden verbunden
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