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Terminologia di base del packaging avanzato
2024-03-22
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L'imballaggio avanzato è una delle principali novità tecnologiche dell'era "More than Moore". Poiché la miniaturizzazione dei chip diventa sempre più impegnativa e costosa in ciascun nodo del processo, gli ingegneri stanno optando per inserire più chip in imballaggi avanzati invece di ridurre ulteriormente le dimensioni dei singoli chip. Questo articolo fornirà una breve introduzione ai dieci termini più comuni nella tecnologia di imballaggio avanzata.
Confezione 2.5D
Il packaging 2.5D rappresenta un progresso rispetto alla tradizionale tecnologia di packaging IC 2D, consentendo un routing e un utilizzo dello spazio più raffinati. Nel packaging 2.5D, le pile di die nude o i posizionamenti affiancati si trovano sopra un interposer con vias in silicio attraverso il silicio (TSV). La base, che funge da interpositore, facilita la connettività tra i chip.
Il packaging 2.5D è comunemente utilizzato negli ASIC, FPGA, GPU e cubi di memoria di fascia alta. Nel 2008, Xilinx ha suddiviso il suo grande FPGA in quattro chip più piccoli e ad alto rendimento collegati tramite un interpositore di silicio. Ciò ha segnato l'inizio del packaging 2.5D, successivamente ampiamente adottato per l'integrazione del processore High Bandwidth Memory (HBM).
Imballaggio 3D
Nel confezionamento di circuiti integrati 3D, i die logici si impilano insieme o con gli stack di die di memoria senza la necessità di costruire un grande System-on-Chip (SoC). I die nudi sono interconnessi tramite uno strato interpositore attivo. Mentre il packaging IC 2.5D utilizza bump conduttivi o TSV per impilare i componenti sull'interpositore, il packaging IC 3D collega più strati di wafer di silicio con componenti abilitati TSV.
La tecnologia TSV funge da tecnologia abilitante cruciale nel confezionamento di circuiti integrati 2.5D e 3D, e l'industria dei semiconduttori ha utilizzato la tecnologia HBM per produrre chip DRAM per il confezionamento di circuiti integrati 3D.
chiplet
All'interno della libreria di chiplet è presente una gamma di chip modulari che possono essere integrati nel packaging utilizzando la tecnologia di interconnessione die-to-die. I chiplet rappresentano un'altra forma di packaging IC 3D, consentendo l'integrazione eterogenea di componenti CMOS e non CMOS. In altre parole, sono System-on-Chips (SoC) più piccoli, noti come chiplet, piuttosto che SoC di grandi dimensioni all'interno del pacchetto.
La scomposizione dei SoC di grandi dimensioni in chip più piccoli offre rendimenti più elevati e costi inferiori rispetto ai singoli die nudi. I chiplet consentono ai progettisti di sfruttare vari IP senza essere vincolati da nodi di processo o tecnologie di produzione. Possono essere fabbricati utilizzando una varietà di materiali, tra cui silicio, vetro e laminati.
Imballaggio a ventaglio
Nel packaging fan-out, le "connessioni" sono disposte a ventaglio sulla superficie del chip per fornire più I/O esterni. Utilizza un composto epossidico per stampaggio (EMC) per incorporare completamente gli stampi nudi, eliminando fasi del processo come il bumping del wafer, il riempimento insufficiente, l'incollaggio del flip-chip, la pulizia, l'erogazione dal fondo, l'indurimento e la necessità di uno strato interpositore, rendendo più semplice l'integrazione eterogenea.
Rispetto ad altri tipi di packaging, la tecnologia fan-out offre fattori di forma più piccoli con più I/O. Nel 2016, ha consentito ad Apple di integrare il suo processore applicativo da 16 nanometri con DRAM mobile utilizzando la tecnologia di packaging di TSMC in un unico pacchetto per l'iPhone 7, affermandosi come un prodotto di punta dal punto di vista tecnologico.
Imballaggio a livello di wafer fan-out (FOWLP)
La tecnologia FOWLP è un miglioramento del confezionamento a livello di wafer (WLP) che consente più connessioni esterne per i chip di silicio. Si tratta di incorporare il chip in un composto epossidico per stampaggio, quindi costruire uno strato di ridistribuzione ad alta densità (RDL) sulla superficie del wafer e applicare sfere di saldatura per formare un wafer ricostituito.
Tipicamente, i wafer lavorati vengono prima tagliati in singoli stampi nudi, che vengono poi dispersi e posizionati su una struttura portante, con gli spazi vuoti riempiti per formare il wafer ricostituito. FOWLP fornisce un numero significativo di connessioni tra il packaging e il circuito stampato dell'applicazione e, poiché il substrato è più grande del die nudo, la spaziatura dei die nudi è in realtà più rilassata.
Integrazione eterogenea
L'integrazione eterogenea comporta la combinazione di diversi componenti prodotti separatamente in un assieme di livello superiore, migliorando così la funzionalità e migliorando le caratteristiche operative. Di conseguenza, i produttori di componenti semiconduttori possono integrare componenti funzionali utilizzando diversi flussi di processo in un unico componente.
L'integrazione eterogenea è simile al System-in-Package (SiP), ma invece di integrare più bare die su un singolo substrato, implica l'integrazione di più IP sotto forma di chiplet su un singolo substrato. Il concetto fondamentale dell'integrazione eterogenea è combinare più componenti con funzionalità diverse nello stesso pacchetto.
HBM
HBM è una tecnologia di memoria stacked standardizzata che fornisce canali ad elevata larghezza di banda per i dati all'interno dello stack e tra la memoria e i componenti logici. Il packaging HBM impila insieme i die di memoria e li collega tramite TSV per creare più I/O e larghezza di banda.
HBM, uno standard JEDEC, integra verticalmente più livelli di componenti DRAM all'interno del pacchetto insieme a processori applicativi, GPU e SoC. L'HBM viene implementato principalmente sotto forma di packaging 2.5D per server e chip di rete di fascia alta. L'ultima versione, HBM2, risolve le limitazioni di capacità e velocità di clock riscontrate nella versione iniziale HBM.
Interponente
Un interpositore è un condotto per la trasmissione di segnali elettrici tra più matrici di chip o circuiti stampati all'interno di un pacchetto. Funge da interfaccia elettrica tra prese o connettori, consentendo ai segnali di percorrere distanze maggiori e collegarsi ad altre prese sulla scheda.
Gli interpositori possono essere realizzati in silicio o materiali organici e fungono da ponte tra più matrici di chip e circuiti stampati. Gli interpositori di silicio sono una tecnologia collaudata nota per le loro capacità di I/O ad alta densità e di formazione di TSV, che svolgono un ruolo cruciale nel confezionamento di chip IC 2.5D e 3D.
Strato di ridistribuzione
Lo strato di ridistribuzione è costituito da interconnessioni o tracce di rame utilizzate per stabilire connessioni elettriche tra le varie parti del pacchetto. Si tratta di uno strato dielettrico metallico o ad alto contenuto di polimeri che consente di impilare die nudi nel package, riducendo il passo I/O di grandi gruppi di chip. Lo strato di ridistribuzione è diventato parte integrante delle soluzioni di packaging 2.5D e 3D, consentendo ai chip su di esso di comunicare tra loro attraverso l'interpositore.
Attraverso il silicio tramite (TSV)
TSV è una tecnologia abilitante fondamentale per soluzioni di packaging 2.5D e 3D, che comportano il riempimento di rame nei wafer per fornire interconnessioni verticali attraverso wafer di silicio nudi. Attraversa l'intero chip per facilitare le connessioni elettriche, creando il percorso più breve da un lato all'altro del chip.
Il processo prevede l'incisione di fori passanti o cavità dal lato anteriore del wafer fino a una certa profondità, l'isolamento e il riempimento con materiale conduttivo (tipicamente rame). Dopo la fabbricazione del chip, il wafer viene assottigliato dal lato posteriore per esporre i canali passanti in silicio e il metallo depositato sul lato posteriore del wafer, completando le interconnessioni TSV.
Confezione 2.5D
Il packaging 2.5D rappresenta un progresso rispetto alla tradizionale tecnologia di packaging IC 2D, consentendo un routing e un utilizzo dello spazio più raffinati. Nel packaging 2.5D, le pile di die nude o i posizionamenti affiancati si trovano sopra un interposer con vias in silicio attraverso il silicio (TSV). La base, che funge da interpositore, facilita la connettività tra i chip.
Il packaging 2.5D è comunemente utilizzato negli ASIC, FPGA, GPU e cubi di memoria di fascia alta. Nel 2008, Xilinx ha suddiviso il suo grande FPGA in quattro chip più piccoli e ad alto rendimento collegati tramite un interpositore di silicio. Ciò ha segnato l'inizio del packaging 2.5D, successivamente ampiamente adottato per l'integrazione del processore High Bandwidth Memory (HBM).
Diagramma schematico dell'imballaggio 2.5D
Imballaggio 3D
Nel confezionamento di circuiti integrati 3D, i die logici si impilano insieme o con gli stack di die di memoria senza la necessità di costruire un grande System-on-Chip (SoC). I die nudi sono interconnessi tramite uno strato interpositore attivo. Mentre il packaging IC 2.5D utilizza bump conduttivi o TSV per impilare i componenti sull'interpositore, il packaging IC 3D collega più strati di wafer di silicio con componenti abilitati TSV.
La tecnologia TSV funge da tecnologia abilitante cruciale nel confezionamento di circuiti integrati 2.5D e 3D, e l'industria dei semiconduttori ha utilizzato la tecnologia HBM per produrre chip DRAM per il confezionamento di circuiti integrati 3D.
Dalla vista in sezione trasversale del packaging 3D, si può osservare che l'interconnessione verticale tra i chip di silicio è ottenuta tramite TSV in rame metallico.
chiplet
All'interno della libreria di chiplet è presente una gamma di chip modulari che possono essere integrati nel packaging utilizzando la tecnologia di interconnessione die-to-die. I chiplet rappresentano un'altra forma di packaging IC 3D, consentendo l'integrazione eterogenea di componenti CMOS e non CMOS. In altre parole, sono System-on-Chips (SoC) più piccoli, noti come chiplet, piuttosto che SoC di grandi dimensioni all'interno del pacchetto.
La scomposizione dei SoC di grandi dimensioni in chip più piccoli offre rendimenti più elevati e costi inferiori rispetto ai singoli die nudi. I chiplet consentono ai progettisti di sfruttare vari IP senza essere vincolati da nodi di processo o tecnologie di produzione. Possono essere fabbricati utilizzando una varietà di materiali, tra cui silicio, vetro e laminati.
Un sistema basato su Chiplet è costituito da più chiplet su uno strato interpositore
Imballaggio a ventaglio
Nel packaging fan-out, le "connessioni" sono disposte a ventaglio sulla superficie del chip per fornire più I/O esterni. Utilizza un composto epossidico per stampaggio (EMC) per incorporare completamente gli stampi nudi, eliminando fasi del processo come il bumping del wafer, il riempimento insufficiente, l'incollaggio del flip-chip, la pulizia, l'erogazione dal fondo, l'indurimento e la necessità di uno strato interpositore, rendendo più semplice l'integrazione eterogenea.
Rispetto ad altri tipi di packaging, la tecnologia fan-out offre fattori di forma più piccoli con più I/O. Nel 2016, ha consentito ad Apple di integrare il suo processore applicativo da 16 nanometri con DRAM mobile utilizzando la tecnologia di packaging di TSMC in un unico pacchetto per l'iPhone 7, affermandosi come un prodotto di punta dal punto di vista tecnologico.
Imballaggio a ventaglio
Imballaggio a livello di wafer fan-out (FOWLP)
La tecnologia FOWLP è un miglioramento del confezionamento a livello di wafer (WLP) che consente più connessioni esterne per i chip di silicio. Si tratta di incorporare il chip in un composto epossidico per stampaggio, quindi costruire uno strato di ridistribuzione ad alta densità (RDL) sulla superficie del wafer e applicare sfere di saldatura per formare un wafer ricostituito.
Tipicamente, i wafer lavorati vengono prima tagliati in singoli stampi nudi, che vengono poi dispersi e posizionati su una struttura portante, con gli spazi vuoti riempiti per formare il wafer ricostituito. FOWLP fornisce un numero significativo di connessioni tra il packaging e il circuito stampato dell'applicazione e, poiché il substrato è più grande del die nudo, la spaziatura dei die nudi è in realtà più rilassata.
Imballaggio a ventaglio
Integrazione eterogenea
L'integrazione eterogenea comporta la combinazione di diversi componenti prodotti separatamente in un assieme di livello superiore, migliorando così la funzionalità e migliorando le caratteristiche operative. Di conseguenza, i produttori di componenti semiconduttori possono integrare componenti funzionali utilizzando diversi flussi di processo in un unico componente.
L'integrazione eterogenea è simile al System-in-Package (SiP), ma invece di integrare più bare die su un singolo substrato, implica l'integrazione di più IP sotto forma di chiplet su un singolo substrato. Il concetto fondamentale dell'integrazione eterogenea è combinare più componenti con funzionalità diverse nello stesso pacchetto.
Elementi costitutivi di tecnologie di integrazione eterogenee
HBM
HBM è una tecnologia di memoria stacked standardizzata che fornisce canali ad elevata larghezza di banda per i dati all'interno dello stack e tra la memoria e i componenti logici. Il packaging HBM impila insieme i die di memoria e li collega tramite TSV per creare più I/O e larghezza di banda.
HBM, uno standard JEDEC, integra verticalmente più livelli di componenti DRAM all'interno del pacchetto insieme a processori applicativi, GPU e SoC. L'HBM viene implementato principalmente sotto forma di packaging 2.5D per server e chip di rete di fascia alta. L'ultima versione, HBM2, risolve le limitazioni di capacità e velocità di clock riscontrate nella versione iniziale HBM.
HBM
Interponente
Un interpositore è un condotto per la trasmissione di segnali elettrici tra più matrici di chip o circuiti stampati all'interno di un pacchetto. Funge da interfaccia elettrica tra prese o connettori, consentendo ai segnali di percorrere distanze maggiori e collegarsi ad altre prese sulla scheda.
Gli interpositori possono essere realizzati in silicio o materiali organici e fungono da ponte tra più matrici di chip e circuiti stampati. Gli interpositori di silicio sono una tecnologia collaudata nota per le loro capacità di I/O ad alta densità e di formazione di TSV, che svolgono un ruolo cruciale nel confezionamento di chip IC 2.5D e 3D.
Implementazioni tipiche dell'Interposer nel partizionamento del sistema
Strato di ridistribuzione
Lo strato di ridistribuzione è costituito da interconnessioni o tracce di rame utilizzate per stabilire connessioni elettriche tra le varie parti del pacchetto. Si tratta di uno strato dielettrico metallico o ad alto contenuto di polimeri che consente di impilare die nudi nel package, riducendo il passo I/O di grandi gruppi di chip. Lo strato di ridistribuzione è diventato parte integrante delle soluzioni di packaging 2.5D e 3D, consentendo ai chip su di esso di comunicare tra loro attraverso l'interpositore.
Packaging integrato utilizzando il livello di ridistribuzione
Attraverso il silicio tramite (TSV)
TSV è una tecnologia abilitante fondamentale per soluzioni di packaging 2.5D e 3D, che comportano il riempimento di rame nei wafer per fornire interconnessioni verticali attraverso wafer di silicio nudi. Attraversa l'intero chip per facilitare le connessioni elettriche, creando il percorso più breve da un lato all'altro del chip.
Il processo prevede l'incisione di fori passanti o cavità dal lato anteriore del wafer fino a una certa profondità, l'isolamento e il riempimento con materiale conduttivo (tipicamente rame). Dopo la fabbricazione del chip, il wafer viene assottigliato dal lato posteriore per esporre i canali passanti in silicio e il metallo depositato sul lato posteriore del wafer, completando le interconnessioni TSV.
Nella confezione TSV, i chip DRAM sono messi a terra, penetrati e collegati agli elettrodi
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