アドバンストパッケージングの基本用語

2024-03-22 2813

高度なパッケージングは、「More than Moore」時代の主要な技術的ハイライトです。各プロセスノードでチップの小型化がますます困難になりコストがかかるようになっているため、エンジニアは個々のチップをさらに縮小するのではなく、複数のチップを高度なパッケージングに配置することを選択しています。この記事では、高度なパッケージング技術で最も一般的な 10 の用語を簡単に紹介します。

2.5Dパッケージ

2.5D パッケージングは従来の 2D IC パッケージング技術を進歩させたもので、より洗練された配線と空間利用が可能になります。 2.5D パッケージングでは、ベアダイスタックまたは並列配置がシリコンスルーシリコンビア (TSV) を備えたインターポーザーの上に配置されます。インターポーザーであるベースは、チップ間の接続を容易にします。

2.5D パッケージングは、ハイエンド ASIC、FPGA、GPU、およびメモリキューブで一般的に使用されます。 2008 年、ザイリンクスは、その大規模な FPGA を、シリコンインターポーザーを介して接続された 2.5 つの小型で高歩留まりのチップに分割しました。これは XNUMXD パッケージングの始まりとなり、その後高帯域幅メモリ (HBM) プロセッサ統合に広く採用されました。

2.5D パッケージングの概略図

3Dパッケージ

3D IC パッケージングでは、大規模なシステムオンチップ (SoC) を構築する必要なく、ロジックダイスタックを一緒に、またはメモリダイスタックと一緒にスタックします。ベアダイは、アクティブインターポーザ層を介して相互接続されます。 2.5D IC パッケージングでは導電性バンプまたは TSV を利用してインターポーザー上にコンポーネントを積み重ねますが、3D IC パッケージングではシリコンウェハーの複数の層を TSV 対応コンポーネントと接続します。

TSV テクノロジーは、2.5D および 3D IC パッケージングにおける重要な実現テクノロジーとして機能し、半導体業界は HBM テクノロジーを使用して 3D IC パッケージング用の DRAM チップを製造してきました。

3D パッケージングの断面図から、シリコンチップ間の垂直相互接続が金属銅 TSV によって実現されていることがわかります。

チップレット

チップレットライブラリ内には、ダイツーダイ相互接続技術を使用してパッケージに統合できるさまざまなモジュラーチップがあります。チップレットは、3D IC パッケージングの別の形式を表し、CMOS コンポーネントと非 CMOS コンポーネントの異種統合を可能にします。言い換えれば、これらはパッケージ内の大型 SoC ではなく、チップレットとして知られる小型のシステムオンチップ (SoC) です。

大きな SoC を小さなチップに分割すると、個々のベアダイと比較して、歩留まりが向上し、コストが削減されます。チップレットを使用すると、設計者はプロセスノードや製造テクノロジーに制約されることなく、さまざまな IP を活用できます。シリコン、ガラス、ラミネートなどのさまざまな材料を使用して製造できます。

チップレットベースのシステムは、インターポーザー層上の複数のチップレットで構成されます。

ファンアウトパッケージング

ファンアウトパッケージングでは、より多くの外部 I/O を提供するために、「接続」がチップ表面にファンアウトされます。エポキシモールディングコンパウンド (EMC) を利用してベアダイを完全に埋め込み、ウェハバンピング、アンダーフィル、フリップチップボンディング、洗浄、ボトムディスペンス、硬化などのプロセスステップを排除し、インターポーザ層の必要性を排除して、異種統合を簡素化します。

他のパッケージタイプと比較して、ファンアウトテクノロジは、より多くの I/O を備えたより小さなフォームファクタを提供します。 2016年、AppleはTSMCのパッケージング技術を使用して16ナノメートルのアプリケーションプロセッサとモバイルDRAMをiPhone 7用の単一パッケージに統合することが可能となり、技術的に卓越した地位を確立した。

ファンアウトパッケージング

ファンアウト・ウェーハレベル・パッケージング (FOWLP)

FOWLP テクノロジーは、シリコンチップのより多くの外部接続を可能にするウェーハレベルパッケージング (WLP) を改良したものです。これには、チップをエポキシ成形材料に埋め込み、次にウェハ表面に高密度再配線層 (RDL) を構築し、はんだボールを適用して再構成ウェハを形成することが含まれます。

通常、処理されたウェーハは最初に個々のベアダイにダイシングされ、次に分散されてキャリア構造上に配置され、ギャップが埋められて再構成ウェーハが形成されます。 FOWLP は、パッケージングとアプリケーション回路基板の間にかなりの数の接続を提供し、基板がベアダイよりも大きいため、ベアダイの間隔は実際にはより緩和されます。

ファンアウトパッケージング

異種統合

異種統合には、個別に製造されたさまざまなコンポーネントをより高いレベルのアセンブリに組み合わせることが含まれ、それによって機能が強化され、動作特性が向上します。その結果、半導体部品メーカーは、異なるプロセスフローを使用する機能コンポーネントを 1 つのコンポーネントに統合できます。

ヘテロジニアス統合はシステムインパッケージ (SiP) に似ていますが、単一の基板上に複数のベアダイを統合する代わりに、単一の基板上にチップレットの形式で複数の IP を統合します。ヘテロジニアス統合の基本概念は、異なる機能を持つ複数のコンポーネントを同じパッケージに結合することです。

異種統合テクノロジの構成要素

HBM

HBM は、スタック内およびメモリとロジックコンポーネント間のデータに高帯域幅チャネルを提供する、標準化されたスタックメモリテクノロジです。 HBM パッケージ化では、メモリダイをスタックし、TSV を介して接続して、より多くの I/O と帯域幅を作成します。

JEDEC 標準である HBM は、アプリケーションプロセッサ、GPU、SoC と並んでパッケージ内の DRAM コンポーネントの複数の層を垂直に統合します。 HBM は主に、ハイエンドサーバーおよびネットワークチップ向けの 2.5D パッケージングの形式で実装されます。最新バージョンの HBM2 では、初期の HBM バージョンで見られた容量とクロック速度の制限に対処しています。

HBM

インターポーザー

インターポーザは、パッケージ内の複数のチップダイまたは回路基板間で電気信号を伝送するための導管です。これはソケットまたはコネクタ間の電気インターフェイスとして機能し、信号が長距離を伝送し、ボード上の他のソケットに接続できるようにします。

インターポーザーはシリコンまたは有機材料で作成でき、複数のチップダイと回路基板の間のブリッジとして機能します。シリコンインターポーザーは、高密度 I/O および TSV 形成機能で知られる実証済みのテクノロジーであり、2.5D および 3D IC チップのパッケージングで重要な役割を果たしています。

システムパーティショニングにおけるインターポーザーの一般的な実装

再配布層

再配線層は、パッケージのさまざまな部分間の電気接続を確立するために使用される銅の相互接続またはトレースで構成されます。これは、ベアダイをパッケージ内でスタックできるようにする金属または高分子誘電体層であり、大型チップアセンブリの I/O ピッチを縮小します。再配線層は 2.5D および 3D パッケージングソリューションの不可欠な部分となり、その上のチップがインターポーザーを介して相互に通信できるようになります。

再配布層を使用した統合パッケージング

シリコン貫通ビア (TSV)

TSV は、2.5D および 3D パッケージングソリューションを実現する重要なテクノロジーであり、ベアシリコンウェーハを介して垂直相互接続を提供するためにウェーハに銅を充填することが含まれます。これはチップ全体を横断して電気接続を容易にし、チップの一方の側からもう一方の側への最短経路を作成します。

このプロセスには、ウェーハの前面から特定の深さまでスルーホールまたはキャビティをエッチングし、それらを絶縁し、導電性材料（通常は銅）で充填することが含まれます。チップ製造後、ウェーハは裏面から薄くされて、シリコン貫通ビアとウェーハ裏面に堆積された金属が露出し、TSV 相互接続が完成します。

TSV パッケージングでは、DRAM チップが接地され、貫通され、電極に接続されます。

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