Hotline
Journaliste
Journaliste
Terminologie de base de l'emballage avancé
2024-03-22
2813
L'emballage avancé constitue un point culminant technologique majeur de l'ère « More than Moore ». Alors que la miniaturisation des puces devient de plus en plus difficile et coûteuse à chaque nœud du processus, les ingénieurs choisissent de placer plusieurs puces dans un emballage avancé au lieu de réduire davantage les puces individuelles. Cet article fournira une brève introduction aux dix termes les plus courants dans le domaine de la technologie avancée de l’emballage.
Emballage 2.5D
Le packaging 2.5D est une avancée par rapport à la technologie traditionnelle de packaging IC 2D, permettant un routage et une utilisation spatiale plus raffinés. Dans un emballage 2.5D, des piles de puces nues ou des placements côte à côte reposent sur un interposeur avec des vias traversants en silicium (TSV). La base, qui est l'interposeur, facilite la connectivité entre les puces.
Le packaging 2.5D est couramment utilisé dans les ASIC, FPGA, GPU et cubes de mémoire haut de gamme. En 2008, Xilinx a subdivisé son grand FPGA en quatre puces plus petites et à plus haut rendement connectées via un interposeur en silicium. Cela a marqué le début du packaging 2.5D, plus tard largement adopté pour l'intégration de processeurs à mémoire à haute bande passante (HBM).
Emballage 3D
Dans le boîtier de circuits intégrés 3D, les puces logiques s'empilent ensemble ou avec des piles de puces mémoire sans qu'il soit nécessaire de construire un grand système sur puce (SoC). Les matrices nues sont interconnectées via une couche intercalaire active. Alors que le boîtier IC 2.5D utilise des bosses conductrices ou TSV pour empiler les composants sur l'interposeur, le boîtier IC 3D connecte plusieurs couches de tranches de silicium avec des composants compatibles TSV.
La technologie TSV constitue une technologie cruciale dans le conditionnement de circuits intégrés 2.5D et 3D, et l'industrie des semi-conducteurs utilise la technologie HBM pour produire des puces DRAM pour le conditionnement de circuits intégrés 3D.
chiplet
Au sein de la bibliothèque de chipsets, il existe une gamme de puces modulaires qui peuvent être intégrées dans un emballage à l'aide de la technologie d'interconnexion die-to-die. Les chipsets représentent une autre forme de packaging IC 3D, permettant l'intégration hétérogène de composants CMOS et non-CMOS. En d’autres termes, il s’agit de systèmes sur puces (SoC) plus petits, appelés chipsets, plutôt que de grands SoC contenus dans le boîtier.
La décomposition des grands SoC en puces plus petites offre des rendements plus élevés et des coûts inférieurs par rapport aux puces nues individuelles. Les chipsets permettent aux concepteurs d'exploiter diverses adresses IP sans être limités par les nœuds de processus ou les technologies de fabrication. Ils peuvent être fabriqués à partir de divers matériaux, notamment le silicium, le verre et les stratifiés.
Emballage en éventail
Dans un boîtier à sortance, les « connexions » sont réparties sur la surface de la puce pour fournir davantage d'E/S externes. Il utilise un composé de moulage époxy (EMC) pour intégrer complètement les matrices nues, éliminant ainsi les étapes de processus telles que le choc des tranches, le sous-remplissage, la liaison des puces retournées, le nettoyage, la distribution par le bas, le durcissement et le besoin d'une couche intercalaire, simplifiant ainsi l'intégration hétérogène.
Par rapport à d'autres types de boîtiers, la technologie de distribution offre des formats plus petits avec plus d'E/S. En 2016, il a permis à Apple d'intégrer son processeur d'application de 16 nanomètres avec DRAM mobile en utilisant la technologie de packaging de TSMC dans un seul package pour l'iPhone 7, s'imposant ainsi comme une référence technologique.
Emballage au niveau des plaquettes en éventail (FOWLP)
La technologie FOWLP est une amélioration par rapport au wafer-level packaging (WLP) qui permet davantage de connexions externes pour les puces de silicium. Il s'agit d'incorporer la puce dans un composé de moulage époxy, puis de construire une couche de redistribution haute densité (RDL) sur la surface de la tranche et d'appliquer des billes de soudure pour former une tranche reconstituée.
Généralement, les tranches traitées sont d'abord découpées en matrices nues individuelles, qui sont ensuite dispersées et placées sur une structure porteuse, les espaces étant comblés pour former la tranche reconstituée. FOWLP fournit un nombre important de connexions entre le boîtier et la carte de circuit imprimé d'application, et comme le substrat est plus grand que la puce nue, l'espacement des puces nues est en réalité plus détendu.
Intégration hétérogène
L'intégration hétérogène implique la combinaison de différents composants fabriqués séparément dans un assemblage de niveau supérieur, améliorant ainsi la fonctionnalité et les caractéristiques opérationnelles. En conséquence, les fabricants de composants semi-conducteurs peuvent intégrer des composants fonctionnels en utilisant différents flux de processus en un seul composant.
L'intégration hétérogène est similaire au System-in-Package (SiP), mais au lieu d'intégrer plusieurs puces nues sur un seul substrat, elle implique l'intégration de plusieurs IP sous forme de chipsets sur un seul substrat. Le concept fondamental de l’intégration hétérogène consiste à combiner plusieurs composants dotés de fonctionnalités différentes dans un même package.
HBM
HBM est une technologie de mémoire empilée standardisée qui fournit des canaux à large bande passante pour les données au sein de la pile et entre la mémoire et les composants logiques. L'emballage HBM empile les matrices de mémoire et les connecte via des TSV pour créer plus d'E/S et de bande passante.
HBM, une norme JEDEC, intègre verticalement plusieurs couches de composants DRAM dans le package aux côtés des processeurs d'application, des GPU et des SoC. HBM est principalement implémenté sous la forme d'un packaging 2.5D pour les serveurs et puces réseau haut de gamme. La dernière version, HBM2, corrige les limitations de capacité et de vitesse d'horloge observées dans la version initiale de HBM.
Interposeur
Un interposeur est un conduit permettant de transmettre des signaux électriques entre plusieurs puces ou cartes de circuits imprimés au sein d'un boîtier. Il sert d'interface électrique entre les prises ou les connecteurs, permettant aux signaux de parcourir de plus longues distances et de se connecter à d'autres prises de la carte.
Les interposeurs peuvent être constitués de silicium ou de matériaux organiques, agissant comme un pont entre plusieurs puces et cartes de circuits imprimés. Les interposeurs de silicium sont une technologie éprouvée connue pour leurs capacités d'E/S haute densité et de formation TSV, jouant un rôle crucial dans le conditionnement des puces IC 2.5D et 3D.
Couche de redistribution
La couche de redistribution est constituée d'interconnexions ou de traces en cuivre utilisées pour établir des connexions électriques entre différentes parties du boîtier. Il s'agit d'une couche diélectrique en métal ou à haute teneur en polymère qui permet d'empiler des puces nues dans le boîtier, réduisant ainsi le pas d'E/S des grands assemblages de puces. La couche de redistribution est devenue partie intégrante des solutions d'emballage 2.5D et 3D, permettant aux puces qui s'y trouvent de communiquer entre elles via l'interposeur.
Via silicium via (TSV)
TSV est une technologie clé pour les solutions de packaging 2.5D et 3D, impliquant le remplissage de cuivre dans des tranches pour fournir des interconnexions verticales à travers des tranches de silicium nues. Il traverse toute la puce pour faciliter les connexions électriques, créant ainsi le chemin le plus court d'un côté à l'autre de la puce.
Le processus consiste à graver des trous ou des cavités traversants depuis la face avant de la tranche jusqu'à une certaine profondeur, à les isoler et à les remplir d'un matériau conducteur (généralement du cuivre). Après la fabrication de la puce, la tranche est amincie depuis l'arrière pour exposer les vias traversants en silicium et le métal déposé à l'arrière de la tranche, complétant ainsi les interconnexions TSV.
Emballage 2.5D
Le packaging 2.5D est une avancée par rapport à la technologie traditionnelle de packaging IC 2D, permettant un routage et une utilisation spatiale plus raffinés. Dans un emballage 2.5D, des piles de puces nues ou des placements côte à côte reposent sur un interposeur avec des vias traversants en silicium (TSV). La base, qui est l'interposeur, facilite la connectivité entre les puces.
Le packaging 2.5D est couramment utilisé dans les ASIC, FPGA, GPU et cubes de mémoire haut de gamme. En 2008, Xilinx a subdivisé son grand FPGA en quatre puces plus petites et à plus haut rendement connectées via un interposeur en silicium. Cela a marqué le début du packaging 2.5D, plus tard largement adopté pour l'intégration de processeurs à mémoire à haute bande passante (HBM).
Diagramme schématique de l'emballage 2.5D
Emballage 3D
Dans le boîtier de circuits intégrés 3D, les puces logiques s'empilent ensemble ou avec des piles de puces mémoire sans qu'il soit nécessaire de construire un grand système sur puce (SoC). Les matrices nues sont interconnectées via une couche intercalaire active. Alors que le boîtier IC 2.5D utilise des bosses conductrices ou TSV pour empiler les composants sur l'interposeur, le boîtier IC 3D connecte plusieurs couches de tranches de silicium avec des composants compatibles TSV.
La technologie TSV constitue une technologie cruciale dans le conditionnement de circuits intégrés 2.5D et 3D, et l'industrie des semi-conducteurs utilise la technologie HBM pour produire des puces DRAM pour le conditionnement de circuits intégrés 3D.
À partir de la vue en coupe transversale de l'emballage 3D, on peut observer que l'interconnexion verticale entre les puces de silicium est réalisée via des TSV en cuivre métallique.
chiplet
Au sein de la bibliothèque de chipsets, il existe une gamme de puces modulaires qui peuvent être intégrées dans un emballage à l'aide de la technologie d'interconnexion die-to-die. Les chipsets représentent une autre forme de packaging IC 3D, permettant l'intégration hétérogène de composants CMOS et non-CMOS. En d’autres termes, il s’agit de systèmes sur puces (SoC) plus petits, appelés chipsets, plutôt que de grands SoC contenus dans le boîtier.
La décomposition des grands SoC en puces plus petites offre des rendements plus élevés et des coûts inférieurs par rapport aux puces nues individuelles. Les chipsets permettent aux concepteurs d'exploiter diverses adresses IP sans être limités par les nœuds de processus ou les technologies de fabrication. Ils peuvent être fabriqués à partir de divers matériaux, notamment le silicium, le verre et les stratifiés.
Un système basé sur Chiplet se compose de plusieurs chiplets sur une couche intercalaire
Emballage en éventail
Dans un boîtier à sortance, les « connexions » sont réparties sur la surface de la puce pour fournir davantage d'E/S externes. Il utilise un composé de moulage époxy (EMC) pour intégrer complètement les matrices nues, éliminant ainsi les étapes de processus telles que le choc des tranches, le sous-remplissage, la liaison des puces retournées, le nettoyage, la distribution par le bas, le durcissement et le besoin d'une couche intercalaire, simplifiant ainsi l'intégration hétérogène.
Par rapport à d'autres types de boîtiers, la technologie de distribution offre des formats plus petits avec plus d'E/S. En 2016, il a permis à Apple d'intégrer son processeur d'application de 16 nanomètres avec DRAM mobile en utilisant la technologie de packaging de TSMC dans un seul package pour l'iPhone 7, s'imposant ainsi comme une référence technologique.
Emballage en éventail
Emballage au niveau des plaquettes en éventail (FOWLP)
La technologie FOWLP est une amélioration par rapport au wafer-level packaging (WLP) qui permet davantage de connexions externes pour les puces de silicium. Il s'agit d'incorporer la puce dans un composé de moulage époxy, puis de construire une couche de redistribution haute densité (RDL) sur la surface de la tranche et d'appliquer des billes de soudure pour former une tranche reconstituée.
Généralement, les tranches traitées sont d'abord découpées en matrices nues individuelles, qui sont ensuite dispersées et placées sur une structure porteuse, les espaces étant comblés pour former la tranche reconstituée. FOWLP fournit un nombre important de connexions entre le boîtier et la carte de circuit imprimé d'application, et comme le substrat est plus grand que la puce nue, l'espacement des puces nues est en réalité plus détendu.
Emballage en éventail
Intégration hétérogène
L'intégration hétérogène implique la combinaison de différents composants fabriqués séparément dans un assemblage de niveau supérieur, améliorant ainsi la fonctionnalité et les caractéristiques opérationnelles. En conséquence, les fabricants de composants semi-conducteurs peuvent intégrer des composants fonctionnels en utilisant différents flux de processus en un seul composant.
L'intégration hétérogène est similaire au System-in-Package (SiP), mais au lieu d'intégrer plusieurs puces nues sur un seul substrat, elle implique l'intégration de plusieurs IP sous forme de chipsets sur un seul substrat. Le concept fondamental de l’intégration hétérogène consiste à combiner plusieurs composants dotés de fonctionnalités différentes dans un même package.
Éléments constitutifs des technologies d’intégration hétérogènes
HBM
HBM est une technologie de mémoire empilée standardisée qui fournit des canaux à large bande passante pour les données au sein de la pile et entre la mémoire et les composants logiques. L'emballage HBM empile les matrices de mémoire et les connecte via des TSV pour créer plus d'E/S et de bande passante.
HBM, une norme JEDEC, intègre verticalement plusieurs couches de composants DRAM dans le package aux côtés des processeurs d'application, des GPU et des SoC. HBM est principalement implémenté sous la forme d'un packaging 2.5D pour les serveurs et puces réseau haut de gamme. La dernière version, HBM2, corrige les limitations de capacité et de vitesse d'horloge observées dans la version initiale de HBM.
HBM
Interposeur
Un interposeur est un conduit permettant de transmettre des signaux électriques entre plusieurs puces ou cartes de circuits imprimés au sein d'un boîtier. Il sert d'interface électrique entre les prises ou les connecteurs, permettant aux signaux de parcourir de plus longues distances et de se connecter à d'autres prises de la carte.
Les interposeurs peuvent être constitués de silicium ou de matériaux organiques, agissant comme un pont entre plusieurs puces et cartes de circuits imprimés. Les interposeurs de silicium sont une technologie éprouvée connue pour leurs capacités d'E/S haute densité et de formation TSV, jouant un rôle crucial dans le conditionnement des puces IC 2.5D et 3D.
Implémentations typiques de l'interposeur dans le partitionnement du système
Couche de redistribution
La couche de redistribution est constituée d'interconnexions ou de traces en cuivre utilisées pour établir des connexions électriques entre différentes parties du boîtier. Il s'agit d'une couche diélectrique en métal ou à haute teneur en polymère qui permet d'empiler des puces nues dans le boîtier, réduisant ainsi le pas d'E/S des grands assemblages de puces. La couche de redistribution est devenue partie intégrante des solutions d'emballage 2.5D et 3D, permettant aux puces qui s'y trouvent de communiquer entre elles via l'interposeur.
Emballage intégré utilisant la couche de redistribution
Via silicium via (TSV)
TSV est une technologie clé pour les solutions de packaging 2.5D et 3D, impliquant le remplissage de cuivre dans des tranches pour fournir des interconnexions verticales à travers des tranches de silicium nues. Il traverse toute la puce pour faciliter les connexions électriques, créant ainsi le chemin le plus court d'un côté à l'autre de la puce.
Le processus consiste à graver des trous ou des cavités traversants depuis la face avant de la tranche jusqu'à une certaine profondeur, à les isoler et à les remplir d'un matériau conducteur (généralement du cuivre). Après la fabrication de la puce, la tranche est amincie depuis l'arrière pour exposer les vias traversants en silicium et le métal déposé à l'arrière de la tranche, complétant ainsi les interconnexions TSV.
Dans l'emballage TSV, les puces DRAM sont mises à la terre, pénétrées et connectées aux électrodes
Recommandations connexes
粤公网安备44030002007346号