Secara tradisinya, sambungan elektrik antara cip IC dan bahagian luar dicapai dengan menggunakan wayar logam untuk menyambungkan I/O pada cip ke pembawa pakej melalui ikatan dan melalui pin pakej. Apabila saiz ciri cip IC mengecut dan skala integrasi mengembang, jarak I/O terus berkurangan dan bilangannya terus meningkat. Apabila jarak I/O mengecut kepada kurang daripada 70 um, teknologi ikatan wayar tidak lagi terpakai, dan pendekatan teknikal baharu mesti dicari. Teknologi pembungkusan peringkat wafer menggunakan proses pengagihan semula filem nipis supaya I/O boleh diagihkan pada seluruh permukaan cip IC dan bukannya hanya terhad kepada kawasan persisian cip IC sempit, sekali gus menyelesaikan masalah sambungan elektrik cip I/O bernada halus dan berketumpatan tinggi.

Antara pelbagai teknologi pembungkusan baharu, teknologi pembungkusan peringkat wafer adalah yang paling inovatif dan menarik perhatian paling banyak dari dunia. Ia merupakan simbol kejayaan revolusioner dalam teknologi pembungkusan. Teknologi pembungkusan peringkat wafer menggunakan wafer sebagai objek pemprosesan. Banyak cip dibungkus, dituai, diuji, dan akhirnya dipotong menjadi peranti individu pada wafer. Ia mengurangkan saiz pakej kepada saiz cip IC dan mengurangkan kos pengeluaran dengan ketara. Kelebihan teknologi pembungkusan peringkat wafer telah menyebabkan ia mendapat perhatian yang besar sebaik sahaja ia muncul dan dengan cepat mendapat pembangunan yang besar dan aplikasi yang meluas. Dalam produk mudah alih seperti telefon bimbit, EPROM yang dibungkus peringkat wafer, IPD (peranti pasif bersepadu), cip analog dan peranti lain telah digunakan secara meluas. Bilangan kategori peranti yang menggunakan pembungkusan peringkat wafer semakin meningkat, dan teknologi pembungkusan peringkat wafer merupakan teknologi baharu yang pesat membangun.

Untuk meningkatkan kebolehgunaan pembungkusan peringkat wafer dan mengembangkan skop aplikasinya, orang ramai sedang menyelidik dan membangunkan pelbagai teknologi baharu sambil menyelesaikan masalah yang timbul semasa proses perindustrian, dan menjalankan penyelidikan mengenai status semasa, aplikasi dan pembangunan teknologi pembungkusan peringkat wafer.

Pembungkusan aras wafer

Percambahan awal WLP didorong oleh pembuatan komponen I/O berkelajuan rendah (I/O rendah) dan transistor berkelajuan rendah untuk telefon bimbit, seperti sensor pasif pada cip dan IC penghantaran kuasa. Pada masa ini, WLP berada dalam peringkat pembangunan. Didorong oleh aplikasi seperti Bluetooth, komponen GPS (sistem kedudukan global) dan kad bunyi, permintaan semakin meningkat secara beransur-ansur. Apabila ia mencapai peringkat pengeluaran telefon bimbit 3G, dijangkakan pelbagai aplikasi kandungan telefon bimbit baharu akan menjadi pemacu pertumbuhan lain untuk WLP, termasuk penala TV, pemancar FM dan memori tindanan. Apabila pengeluar peranti storan mula melaksanakan WLP secara beransur-ansur, ia akan membawa kepada perubahan paradigma dalam seluruh industri.

Pada masa ini, teknologi pembungkusan peringkat wafer telah digunakan secara meluas dalam bidang seperti memori kilat, EEPROM, DRAM berkelajuan tinggi, SRAM, pemacu LCD, peranti frekuensi radio, peranti logik, peranti pengurusan kuasa/bateri dan peranti analog (pengatur voltan, sensor suhu, pengawal, penguat operasi, penguat kuasa). Pembungkusan peringkat wafer terutamanya menggunakan dua teknologi asas: teknologi pengagihan semula filem dan pembentukan bonggol. Yang pertama digunakan untuk menukar kawasan pateri yang diagihkan di sepanjang pinggir cip menjadi kawasan pateri bonggol yang diagihkan dalam susunan satah pada permukaan cip. Yang kedua digunakan untuk membuat bonggol pada kawasan pad bonggol untuk membentuk susunan bola pateri.

Pengagihan semula filem nipis WL-CSP

Pengagihan semula membran WL-CSP merupakan proses yang paling biasa digunakan pada masa kini. Disebabkan kosnya yang rendah, ia sangat sesuai untuk keperluan piawaian kebolehpercayaan aplikasi peringkat papan produk mudah alih dan bervolum tinggi. Seperti WLP lain, wafer pengagihan semula filem nipis WL-CSP masih dihasilkan menggunakan proses wafer konvensional. Sebelum wafer dihantar kepada pembekal WLP, wafer diuji untuk mengklasifikasikan litar dan melukis gambarajah wafer litar yang berkelayakan. Sebelum mengagihkan semula wafer, susun atur peranti mesti dinilai untuk mengesahkan sama ada wafer sesuai untuk pengagihan semula bola pateri.

Satu proses pengagihan semula yang tipikal, bonggol pateri akhir berada dalam susun atur tatasusunan kawasan. Dalam proses ini, BCB digunakan sebagai lapisan dielektrik pengagihan semula, Cu digunakan sebagai logam sambungan pengagihan semula, percikan digunakan untuk memendapkan lapisan logam bawah bonggol (UBM), dan percetakan skrin digunakan untuk memendapkan pes pateri dan aliran semula. Proses lapisan logam bawah adalah sangat penting untuk mengurangkan tindak balas kimia antara logam dan meningkatkan kebolehpercayaan interkoneksi. 

Proses pengagihan semula adalah untuk menyusun semula pad I/O pada permukaan peranti. Rajah 3 menunjukkan situasi pengagihan semula pada memori kilat yang terikat. Seperti yang dapat dilihat daripada rajah tersebut, pad asal pada empat sisi cip memori kilat ditukar menjadi susunan bonggol. Dalam contoh ini, dua lapisan dielektrik digunakan pada permukaan peranti, dengan lapisan metalisasi pengagihan semula diapit di antaranya untuk mengubah pengagihan I/O. Selepas proses ini, bonggol bola pateri disadur secara elektroplating, dan cip tersebut menjadi produk WLP.

Kelemahan mengagihkan semula reka bentuk pad ikatan dawai ke dalam pad tatasusunan bola pateri ialah produk WLP yang terhasil tidak mungkin optimum dari segi reka bentuk peranti, pembinaan atau kos pembuatan. Walau bagaimanapun, sebaik sahaja ia terbukti boleh dilaksanakan secara teknikal, litar boleh direka bentuk semula supaya pengagihan semula luaran dapat dihapuskan. Situasi ini telah menjadi konsensus. Untuk tujuan ini, prosedur penentuan dwifasa ditakrifkan secara khusus. Perubahan generasi akan datang mungkin penyepaduan lapisan pengagihan semula dalam lapisan logam terakhir cip, atau reka bentuk baharu talian isyarat terpendek untuk meningkatkan prestasi.

Sacco Micro SLKOR cip pengatur voltan linear produk SL78L05

Reka bentuk semula mungkin memerlukan penambahan alat perisian baharu. Isyarat, kuasa dan talian pembumian yang direka bentuk semula adalah sangat murah untuk dibina kerana ia menghapuskan langkah pengagihan semula tambahan dan proses yang berkaitan. Polimer digunakan untuk penyasaran wafer silikon, menyediakan perlindungan cip yang diperlukan dan sebagai salutan permukaan standard. Untuk pengagihan semula filem nipis WLP, pendekatan WLP polimer lapisan tunggal adalah reka bentuk yang lebih kos efektif.

Pembuatan mikrobump tahap wafer

Sejak penubuhannya 50 tahun yang lalu, ikatan wayar telah dianggap sebagai teknologi interkoneksi yang serba boleh dan andal. Walau bagaimanapun, dengan perkembangan pesat komunikasi mudah alih, sistem akses tanpa wayar e-dagang Internet, sistem Bluetooth dan teknologi Sistem Penentududukan Payung (GPS), telefon bimbit telah menjadi pemacu pertumbuhan memori berketumpatan tinggi yang paling kuat dan terpantas. Ia menggantikan PC sebagai pemacu teknologi memori berketumpatan tinggi. Permintaan untuk kos yang lebih rendah, faktor bentuk yang lebih kecil, prestasi peranti berkelajuan lebih tinggi, hayat bateri yang lebih lama, pelesapan haba yang lebih baik, proses "hijau" dan kebolehpercayaan peranti yang lebih tinggi telah mendorong pereka untuk mengalihkan perhatian mereka kepada teknologi interkoneksi bump flip-cip untuk menggantikan teknologi ikatan wayar tradisional.

Penggerak teknikal utama untuk pembangunan teknologi bonggol plumbum-timah datang daripada pengecutan saiz peranti yang berterusan. Di bawah piawaian teknologi 130nm, kira-kira 30% cip logik memerlukan teknologi bonggol. Walau bagaimanapun, di bawah piawaian teknologi 90 nm, angka ini melonjak kepada 60%. Apabila pengeluaran besar-besaran peranti 65 nm dibangunkan, permintaan untuk teknologi bonggol emas meningkat kepada lebih daripada 80%.

WLP berasaskan teknologi BGA dan merupakan CSP yang dipertingkatkan dan dipertingkatkan. Sesetengah orang juga memanggil WLP sebagai pembungkusan saiz cip aras wafer (WLP-CSP). Ia bukan sahaja mencerminkan sepenuhnya kelebihan teknikal BGA dan CSP, tetapi juga menandakan satu kejayaan revolusioner dalam teknologi pembungkusan. Teknologi pembungkusan aras wafer menggunakan teknologi pembuatan proses pengeluaran besar-besaran, yang boleh mengurangkan saiz pembungkusan kepada saiz cip IC, mengurangkan kos pengeluaran dengan ketara, dan mengintegrasikan pembungkusan dan pembuatan cip, yang akan mengubah sepenuhnya pemisahan industri pembuatan cip dan pembungkusan cip. Tepat kerana teknologi pembungkusan aras wafer sangat penting, ia telah mendapat perhatian yang besar sejak kemunculannya dan telah pesat mendapat pembangunan yang luar biasa dan aplikasi yang meluas.

Pengmetalan bawah bonggol (UBM)

Dalam sambungan cip flip, lapisan UBM ialah lapisan antara muka kritikal antara pad logam dan bonggol emas atau pateri pada IC. Lapisan ini merupakan salah satu elemen utama teknologi pembungkusan cip flip dan menyediakan sambungan elektrik dan mekanikal yang berkebolehpercayaan tinggi kepada kedua-dua aspek litar dan bonggol pateri cip. Lapisan UBM antara bonggol dan pad I/O perlu mempunyai lekatan yang cukup baik pada pad logam dan lapisan pempasifan wafer; melindungi pad logam semasa langkah proses berikutnya; mengekalkan rintangan sentuhan rendah antara pad logam dan bonggol; berfungsi sebagai penghalang resapan yang berkesan antara pad logam dan bonggol; dan berfungsi sebagai lapisan benih untuk pemendapan bonggol pateri atau bonggol emas.

Lapisan UBM biasanya dicapai dengan memendapkan berbilang lapisan logam pada keseluruhan permukaan wafer. Teknik yang digunakan untuk memendapkan lapisan UBM termasuk penyejatan, penyaduran tanpa elektro dan pemendapan percikan. Dalam pembungkusan canggih, tumbukan wafer adalah kritikal dari perspektif kos dan teknologi. Dalam pengeluaran tumbukan wafer, pemendapan logam menyumbang lebih daripada 50% daripada jumlah kos. Langkah pemendapan logam yang paling biasa dalam pengeluaran tumbukan wafer ialah pemendapan pengmetalan bawah tumbukan (UBM) dan pemendapan tumbukan itu sendiri, yang biasanya dicapai melalui proses penyaduran elektro.

Teknologi penyaduran elektro boleh mencapai pitch bonggol yang sangat sempit dan mengekalkan hasil yang tinggi. Selain itu, teknologi ini mempunyai pelbagai aplikasi dan boleh menghasilkan bonggol dengan pelbagai saiz, pitch dan bentuk geometri. Teknologi penyaduran elektro telah semakin banyak digunakan dalam pengeluaran bonggol wafer dan telah menjadi penyelesaian yang paling praktikal.

Pertama, lapisan UBM disiapkan pada wafer. Gam tebal kemudiannya dimendapkan dan didedahkan kepada cahaya, membentuk templat untuk penyaduran elektro pateri. Selepas penyaduran, fotoresis ditanggalkan dan lapisan UBM yang terdedah diukir. Proses terakhir dialirkan semula untuk membentuk bebola pateri. Langkah-langkah proses terperinci untuk penyaduran elektro bagi menghasilkan lebam mikro adalah:

▲Sejatkan/percikkan lapisan logam lapisan konduktif biji pada wafer;
▲ Sapukan lapisan fotoresis pada wafer dengan putaran;
▲Corak susunan tingkap elektrod fotolitografi;
▲Menyadur badan logam mikro-tertanam melalui lubang kecil pada fotoresis;
▲Tanggalkan fotoresis;
▲Ukir lapisan konduktif hablur benih yang terdedah.
▲Salut lapisan fotoresis tebal pada tatahan logam;
▲Ukir bonggol Au;
▲Tarik sebahagian daripada gam tebal untuk mendedahkan bahagian tatahan logam yang menonjol;
▲Bonggol Au penyaduran elektro;
▲Letakkan lapisan Au atau Cu yang sangat nipis di atas tatahan.

Koplanari merujuk kepada konsistensi ketinggian semua bonggol dalam wafer, yang mempunyai keperluan ketat dalam proses ikatan cip flip. Dalam ikatan cip flip, variasi ketinggian bonggol boleh menyebabkan pengagihan daya yang tidak sekata, pemecahan cip dan bukaan elektrik. Keperluan tipikal untuk koplanari bonggol ialah perbezaan ketinggian bonggol merentasi keseluruhan cip tidak boleh lebih daripada 5 μm.

litografi filem tebal

Teknologi proses peringkat wafer seperti tumbukan wafer pic halus, pengagihan semula pad plumbum dan komponen pasif bersepadu menyediakan penyelesaian mudah untuk banyak aplikasi. Pada masa ini, banyak peranti IC dan MEMS telah menggunakan teknologi ini. Dengan menggunakan teknologi ini, peranti boleh dibungkus dan diuji pada peringkat wafer, diikuti dengan proses pemotongan dadu berikutnya. Biasanya teknologi pembungkusan canggih melibatkan proses filem tebal 5 hingga 100 μm, seperti salutan putaran gam tebal, pendedahan seragam gam tebal dengan ondulasi besar pada permukaan, dan mendapatkan dinding sisi gam tebal yang sangat curam. Sistem pendedahan medan penuh pembesaran sama adalah penyelesaian peralatan yang dapat memenuhi permintaan ini. Outputnya yang tinggi dan kos penjajaran kendiri yang rendah menjadikannya sistem paling kompetitif untuk stepper unjuran dalam bidang litografi filem tebal.

Proses pembungkusan peringkat wafer merangkumi pemetaan, fotolitografi, pemendapan dielektrik dan salutan putaran fotoresis filem tebal, pemendapan pateri dan pematerian aliran semula. Proses pencorakan biasanya melibatkan penggunaan beberapa lapisan logam untuk mencipta lapisan pemetaan bawah bonggol (UBM) yang berfungsi sebagai asas untuk bonggol. Kekonduksian sambungan antara bonggol dan wafer mestilah sangat baik, dan lapisan pempasifan dan lapisan logam di bawah bonggol mestilah mempunyai lekatan yang baik. Aliran proses standard pencorakan fotoresis termasuk pembersihan, salutan gam, pra-pembakaran, pendedahan, pasca-pembakaran, pembangunan dan pengerasan filem. Setiap langkah proses perlu menentukan satu set parameter, yang akan mempengaruhi proses berikutnya. Selepas fotoresis dicorak, lubang diisi dengan pateri atau emas melalui penyaduran elektrik atau penyejatan. Langkah seterusnya ialah menanggalkan fotoresis dan melakukan proses aliran semula dalam ketuhar untuk menukar bonggol kolumnar menjadi bonggol sfera.

Sacco Micro SLKOR produk transistor PNP

Lapisan fotoresist yang tebal akan kekal pada cip sebagai topeng untuk membuat acuan mikro sambungan pateri logam. Lapisan pengagihan semula boleh dipasang semula menjadi corak bonggol atau sebagai sambungan antara pad perimeter dan susunan pad teragih kawasan yang diperbuat daripada filem polisilikon setebal 5 hingga 100 μm dengan pelbagai sifat elektrik, kimia, mekanikal dan terma. Mengasingkan jejak kawasan pengagihan semula memerlukan bahan dengan kekuatan tinggi, kestabilan terma yang tinggi dan pekali penebat yang rendah. Bahan-bahan ini telah berjaya dibangunkan. Satu jenis bahan dipanggil polimida (seperti siri PI yang dibangunkan oleh DuPont), dan bahan penebat yang lain ialah Siklotene (BCB) daripada Dow Chemicals di Amerika Syarikat. PI dan BCB digunakan secara meluas dalam pembungkusan bonggol cip flip dan proses pembungkusan lain.

Acuan berciri mikro yang menggunakan pad fotoresis filem tebal, bonggol dan struktur lapisan logam bawah bebola boleh memenuhi keperluan yang berbeza dalam WLP. Walaupun bahan pemetaan yang biasa digunakan ialah timah-plumbum, emas dan tembaga, beberapa bahan lain juga boleh digunakan. Bahan yang digunakan dalam aplikasi piawai memerlukan pemindahan grafik resolusi tinggi dan sifat mudah dikupas. Banyak aplikasi praktikal memerlukan ketebalan fotoresis melebihi 100μm. Untuk mencapai ketebalan sedemikian, pengeluar membangunkan bahan salutan yang sesuai.

Bagi memenuhi keperluan ini, pengeluar telah membangunkan bahan dan peralatan proses yang sepadan. Banyak bahan boleh mencapai salutan fotoresis "nipis" (iaitu 2-10 μm) pada peralatan proses semikonduktor standard. Fotoresis AZP4330 (Anzhi Electronic Materials Group) dan Shipley's 955 (Rohm & Haas Company/Shipley Company) digunakan untuk mencapai ketebalan filem fotoresis 5 hingga 100 μm. Salutan fotoresis dengan ketebalan filem 25 μm boleh dicapai menggunakan proses salutan berbilang lapisan, tetapi ini akan meningkatkan masa dan kos pengeluaran. AZ P4620 dan SPR 220 boleh mencapai ketebalan 25 μm dalam satu lapisan. Untuk salutan yang lebih tebal, pilihan bahan dan ketebalan menjadi lebih kecil. Terdapat banyak faedah kos apabila menggunakan pemendapan lapisan tunggal untuk mencapai salutan fotoresis yang diingini. Oleh itu, adalah sangat perlu untuk membangunkan bahan fotoresis dengan ketebalan lapisan tunggal 50 μm dan ke atas. Bahan-bahan seperti JSR THB-611P dan AZPLP100XT daripada Anzhi Electronic Materials Group boleh mencapai satu lapisan salutan fotoresis dengan ketebalan 60 μm dan ke atas. Kerja penyelidikan terkini terutamanya menggunakan AZ9260 untuk menghasilkan satu lapisan salutan fotoresis setebal 65 μm dan menggunakan AZ50XT untuk menghasilkan satu lapisan fotoresis setebal 100 μm.

Proses filem tebal mempunyai beberapa keperluan khas untuk sistem ini. Sistem penjajaran mesti dapat mengenal pasti corak geometri secara seragam sebagai tanda penjajaran pada keseluruhan julat ketebalan gam dan ketinggian tertentu pelepasan permukaan wafer. Memandangkan sumber pendedahan menggunakan cahaya selari untuk pendedahan tanpa bergantung pada fokus, ia boleh dicapai dengan menggunakan mesin litografi jarak dekat yang digabungkan dengan prinsip pendedahan bayang-bayang. Keperluan proses fotolitografi untuk mesin pendedahan penjajaran topeng jarak dekat termasuk: keamatan tinggi, keseragaman tinggi, panjang gelombang cahaya UV yang konsisten dengan panjang gelombang sensitif fotoresis, ketepatan penjajaran sub-mikron, dan jurang yang tepat, terkawal dan konsisten antara topeng dan wafer semasa proses pendedahan.

Teknologi NanoAlign EVG direka bentuk dengan ketepatan dan resolusi penjajaran tertinggi serta kos penggunaan terendah untuk menonjolkan kelebihan teknologi pendedahan medan penuh. Pada masa ini, semua mesin pendedahan syarikatnya telah menggunakan teknologi ini. Matlamatnya termasuk kawalan anomali aktif dan resolusi penjajaran dinamik sub-100 nm. Peralatannya termasuk peralatan salutan gam khusus dan mesin pendedahan sentuhan/kedekatan yang diubah suai daripada model standard. Mesin pendedahan EVG6200 Infinity 200 mm dan EVG IQ Aligner 300 mm terkini mempunyai fleksibiliti yang baik dan antara muka mesra pengguna, dan dapat memenuhi sepenuhnya pengeluaran perindustrian wafer φ200 mm dan φ300 mm yang memerlukan proses gam tebal.

Penipisan wafer

Teknologi penipisan cip adalah penting dalam teknologi pembungkusan cip bertindan kerana ia mengurangkan ketinggian pelekap pakej dan membolehkan cip disusun tanpa meningkatkan ketinggian keseluruhan sistem cip bertindan. Kad pintar dan RFID adalah aplikasi cip tunggal paling nipis yang merupakan bahagian penting dalam keperluan wafer nipis. Cip yang lebih nipis meningkatkan kebolehpercayaan kitaran terma dan menyokong produk nipis. Walau bagaimanapun, betapa nipisnya cip bergantung pada diameter wafer dan proses WLP. Sebabnya ialah permukaan wafer nipis terdedah kepada kerosakan, menyebabkan keretakan mikro, dan menyebabkan wafer pecah semasa operasi berikutnya. Memandangkan pengisaran bahagian belakang wafer adalah langkah terakhir proses pemprosesan wafer, sejauh mana wafer perlu dinipiskan adalah terhad oleh proses WLP. Oleh itu, pembungkusan peringkat wafer dianggap sebagai lanjutan proses wafer, dan skop langkah proses pembungkusan yang berkenaan harus dipertimbangkan semasa mereka bentuk proses wafer.

Pemadanan pekali pengembangan haba yang lemah antara silikon dan substrat pelekap merupakan sebab penting kegagalan lesu bola pateri yang dibungkus dalam ujian kitaran haba dan penggunaan lapangan. Di samping itu, kegagalan ini juga berkait rapat dengan kekuatan setiap komponen. Semakin nipis cip, semakin fleksibel ia, dan rintangan lesu bola pateri akan bertambah baik. Oleh itu, penipisan wafer dan seterusnya mengurangkan ketebalan cip juga merupakan salah satu langkah penting untuk meningkatkan kebolehpercayaan bonggol pateri. Penipisan wafer sebelum pemprosesan pembungkusan peringkat wafer boleh mengubah bentuk atau memecahkan wafer dengan mudah, yang mana tidak diingini. Penipisan wafer selepas pemprosesan pembungkusan peringkat wafer selesai adalah kaedah yang lebih baik, tetapi ia sukar untuk dilaksanakan. Teknologi dan peralatan wafer dan penipisan untuk pembuatan pembungkusan peringkat wafer sedang dalam pembangunan.

Kelebihan pembungkusan peringkat wafer

Pembungkusan peringkat wafer adalah berdasarkan teknologi BGA dan merupakan CSP yang dipertingkatkan dan dipertingkatkan, yang mencerminkan sepenuhnya kelebihan teknikal BGA dan CSP. Ia mempunyai banyak kelebihan unik:

① Kecekapan pemprosesan pembungkusan adalah tinggi, dan ia dihasilkan menggunakan proses pengeluaran besar-besaran dalam bentuk wafer;

② Ia mempunyai kelebihan pembungkusan flip-cip, iaitu ringan, nipis, pendek, dan kecil;

③Kos kemudahan pengeluaran pembungkusan peringkat wafer adalah rendah, dan peralatan pembuatan peringkat wafer boleh digunakan sepenuhnya tanpa perlu melabur dalam membina barisan pengeluaran pembungkusan yang lain;

④Reka bentuk cip dan reka bentuk pakej pembungkusan peringkat wafer boleh dipertimbangkan secara seragam dan dijalankan secara serentak, yang akan meningkatkan kecekapan reka bentuk dan mengurangkan kos reka bentuk;

⑤ Dalam keseluruhan proses pembungkusan peringkat wafer daripada pembuatan cip, pembungkusan kepada penghantaran produk kepada pengguna, pautan perantaraan dikurangkan dengan ketara dan kitaran dipendekkan dengan banyak, yang pasti akan membawa kepada pengurangan kos;

⑥Kos pembungkusan peringkat wafer berkait rapat dengan bilangan cip pada setiap wafer. Lebih banyak cip yang terdapat pada wafer, lebih rendah kos pembungkusan peringkat wafer. Pembungkusan peringkat wafer ialah pakej kos rendah terkecil. Teknologi pembungkusan peringkat wafer ialah teknologi pembungkusan cip pengeluaran besar-besaran yang sebenar.

Kelebihan WLP ialah ia merupakan teknologi pembungkusan skala cip (CSP) yang sesuai untuk litar bersepadu yang lebih kecil. Disebabkan penggunaan pembungkusan selari dan teknologi ujian elektronik pada peringkat wafer, ia dapat mengurangkan luas cip dengan ketara sambil meningkatkan output. Memandangkan operasi selari digunakan untuk sambungan cip pada peringkat wafer, kos setiap I/O dapat dikurangkan dengan ketara. Di samping itu, penggunaan prosedur ujian peringkat wafer yang dipermudahkan akan mengurangkan lagi kos. Pembungkusan peringkat wafer boleh digunakan untuk membungkus dan menguji cip pada peringkat wafer.

Trend pembangunan teknologi pembungkusan peringkat wafer

Teknologi pembungkusan peringkat wafer mesti berusaha untuk mengurangkan kos, meningkatkan tahap kebolehpercayaan secara berterusan, dan mengembangkan aplikasinya dalam IC yang besar. Dari segi teknologi bola pateri, teknologi bola pateri bebas Pb dan teknologi bola pateri Pb tinggi akan dibangunkan. Dengan pengembangan berterusan saiz wafer IC dan kemajuan teknologi proses, pengeluar IC akan menyelidik dan membangunkan generasi baharu teknologi pembungkusan peringkat wafer. Generasi teknologi ini bukan sahaja dapat memenuhi keperluan wafer φ300 mm, tetapi juga menyesuaikan diri dengan keperluan terkini teknologi pendawaian tembaga dan teknologi dielektrik antara lapisan pemalar dielektrik rendah. Di samping itu, terdapat juga keperluan untuk meningkatkan keupayaan pembungkusan peringkat wafer untuk mengendalikan arus dan menahan suhu. Teknologi WLBI (pengujian dan penuaan peringkat wafer) juga merupakan topik penting yang perlu dikaji. Teknologi WLBI adalah untuk menjalankan ujian elektrik dan penuaan secara langsung pada wafer IC, yang sangat penting untuk memudahkan aliran proses dan mengurangkan kos pengeluaran untuk pembungkusan peringkat wafer.

Sacco Micro SLKOR Produk Diod Schottky

Kesimpulan

Teknologi pembungkusan aras wafer ialah teknologi pembungkusan cip pengeluaran besar-besaran berkos rendah. Pembungkusan aras wafer adalah saiz yang sama seperti cip dan merupakan peranti pelekap permukaan mikro terkecil. Disebabkan oleh beberapa kelebihan pembungkusan aras wafer, teknologi pembungkusan aras wafer sedang berkembang pesat didorong oleh permintaan untuk pengecilan dan kos rendah peranti elektronik moden. Pada masa ini, teknologi pembungkusan aras wafer biasanya sesuai untuk cip bersaiz kecil dengan nombor I/O yang rendah. Industri ini juga perlu membangunkan teknologi baharu untuk mengurangkan kos pengeluaran dan membangunkan pembungkusan aras wafer bagi cip bersaiz besar dan pembungkusan aras wafer pelbagai bola pateri pic halus.

Apabila memilih jenis pakej untuk peranti elektronik moden, adalah penting untuk memenuhi keperluan reka bentuk sambil meminimumkan kos. Tahap pembungkusan tahap wafer semasa hanyalah jenis pembungkusan alternatif. Masih banyak kerja yang perlu dilakukan untuk menjadikan teknologi pembungkusan tahap wafer sebagai teknologi pembuatan arus perdana untuk produk dalam jumlah besar dan pelbagai pada masa hadapan. Menggabungkan reka bentuk cip semikonduktor dan pakej WLP pasti akan membawa manfaat kepada susun atur peranti WLP dan meningkatkan prestasi peranti. Dalam WLP, memandangkan langkah pembungkusan semua peranti pada wafer dilakukan secara serentak, pemprosesan kelompok dapat mengurangkan kos pembungkusan. (Artikel ini dipetik daripada "Peralatan Khas untuk Industri Elektronik")

Lampiran: Perbezaan antara Kipas masuk dan Kipas keluar

Dari perspektif ciri teknikal, pembungkusan peringkat wafer terbahagi kepada dua jenis: Kipas masuk dan Kipas keluar. Pembungkusan WLP tradisional kebanyakannya menggunakan jenis Kipas masuk dan digunakan dalam IC dengan kiraan pin yang rendah. Walau bagaimanapun, apabila bilangan pin output isyarat IC meningkat, keperluan untuk pic bebola (Pitch Bebola) menjadi lebih ketat. Di samping itu, pembinaan papan litar bercetak (PCB) memerlukan pelarasan saiz pembungkusan pasca-IC dan kedudukan pin output isyarat. Oleh itu, pelbagai jenis pembungkusan WLP baharu seperti diffused (Kipas keluar) dan Kipas masuk dan Kipas keluar telah dihasilkan. Proses pembuatannya juga berbeza daripada konsep pembungkusan WLP tradisional.

Menurut Zhou Xiaoyang, Presiden Amkor China: Saiz cip yang menggunakan pembungkusan Kipas masuk adalah sama dengan saiz produk pada satah dua dimensi, dan cip tersebut mempunyai ruang yang cukup untuk meletakkan semua antara muka I/O. Apabila saiz cip tidak mencukupi untuk menampung semua antara muka I/O, Kipas keluar diperlukan. Sudah tentu, Kipas keluar umum juga menambah komponen aktif dan/atau pasif untuk membentuk SIP sambil mengembangkan kawasan tersebut.

Mari kita bincangkan tentang jenis kipas masuk dahulu.

Menurut laporan daripada Mammes Consulting, teknologi pembungkusan kipas masuk telah berjaya diaplikasikan dan telah berkembang dengan stabil selama lebih sepuluh tahun. Ia kekal menarik hari ini kerana gabungan saiz pakej terkecil dan kos rendah yang tersendiri dan tiada tandingan. Dengan kelebihan ini, ia secara beransur-ansur menembusi pasaran peranti pegang tangan dan tablet yang dipacu saiz dan masih mengekalkan daya hidup yang kukuh dalam bidang peranti ini. Dianggarkan lebih daripada 90% teknologi pembungkusan kipas masuk kini digunakan dalam bidang telefon bimbit. Bercakap tentang aplikasi teknologi pembungkusan kipas masuk, lebih daripada 30% daripada semua peranti yang dibungkus dalam telefon pintar mewah kini menggunakan pembungkusan kipas masuk. Oleh itu, teknologi pembungkusan kipas masuk masih dalam tempoh kegemilangan perniagaannya dalam bidang telefon bimbit.

Walaupun kadar pertumbuhan teknologi pembungkusan kipas masuk setakat ini stabil, perubahan dalam pasaran semikonduktor global dan pertumbuhan ketidakpastian dalam aplikasi masa hadapan pasti akan menjejaskan prospek masa hadapan teknologi pembungkusan kipas masuk. Memandangkan pertumbuhan penghantaran telefon pintar menurun daripada 35% pada tahun 2013 kepada 8% pada tahun 2016, dan angka ini dijangka terus menurun kepada 6% menjelang 2020, aplikasi teknologi pembungkusan kipas masuk yang diterajui oleh pasaran telefon pintar semakin tepu. Walaupun pertumbuhan tinggi yang dijangkakan tidak optimistik, telefon pintar masih merupakan penggerak utama untuk pembangunan industri semikonduktor, dan penghantaran telefon pintar dijangka mencecah 2 bilion unit pada tahun 2020.

Pada masa ini, peranti utama yang dibungkus kipas masuk ialah komponen bersepadu WiFi/BT (LAN tanpa wayar, Bluetooth), transceiver, PMIC (litar bersepadu pengurusan kuasa) dan penukar DC/DC (menyumbang kira-kira 50% daripada jumlah keseluruhan), serta pelbagai peranti digital, analog dan isyarat campuran termasuk MEMS dan sensor imej. Cabaran terbesar yang mungkin dihadapi oleh teknologi pembungkusan kipas masuk pada masa hadapan mungkin penyepaduan fungsi peranti dalam pembungkusan peringkat sistem. Rajah di bawah menunjukkan kesan pertumbuhan pembungkusan peringkat sistem terhadap penghantaran pembungkusan kipas masuk. Kadar pertumbuhan tahunan kompaun keseluruhannya menurun daripada 9% kepada 6%. Laporan ini menyediakan analisis terperinci tentang pertumbuhan sistem-dalam-pakej dan kesannya terhadap pembungkusan kipas masuk.

Bagi pasaran kipas masuk, statistik dari tahun 2015 menunjukkan bahawa pembungkusan dan pengujian semikonduktor penyumberan luar menduduki bahagian pasaran utama, termasuk pengeluar IDM (TI, Texas Instruments) dan sebuah faundri (TSMC, TSMC). STATS ChipPAC telah menunjukkan perkembangan pesat yang kukuh selepas diambil alih oleh JCET. Dari segi reka bentuk, Qualcomm dan Broadcom memacu 50% daripada keseluruhan pasaran pembungkusan kipas masuk.

Berkenaan teknologi pembungkusan, dalam beberapa tahun kebelakangan ini, pasaran kebanyakannya tertumpu pada pembangunan teknologi pembungkusan peringkat wafer kipas keluar. Walau bagaimanapun, pembungkusan kipas masuk telah mengukir laluan dan peta jalan pembangunannya sendiri. Selain pengembangan selanjutnya, ia masih boleh membawa jenis teknologi inovatif lain, seperti perlindungan acuan enam sisi. Laporan ini menyediakan analisis terperinci tentang dua peta jalan teknologi pembungkusan kipas masuk: satu untuk pembuatan isipadu volum tinggi (HVM) dan satu lagi untuk kesediaan pengeluaran. Peta laluan termasuk kaunter I/O, L/S, bump pitch, ketebalan pakej, dimensi, dan sebagainya. Di samping itu, laporan ini juga menganalisis teknologi pembungkusan kipas masuk dari perspektif penggunaan nod teknologi IC dan pengembangan bahagian hadapan peranti IC kipas masuk selanjutnya. Walaupun laluan pengeluaran HVM teknologi pembungkusan kipas masuk berkembang lebih perlahan daripada teknologi pembungkusan kipas keluar, teknologi pembungkusan kipas masuk mempunyai keupayaan untuk memenuhi syarat pengembangan kebanyakan pembungkusan kipas keluar dan mempunyai laluan pembangunan sedia pengeluaran yang mudah didapati.

Seterusnya, mari kita bincangkan tentang jenis kipas keluar.

Pembungkusan kipas keluar menggunakan kaedah menarik keluar wayar, yang agak murah; WLP kipas keluar membolehkan pelbagai acuan berbeza ditanam seperti proses WLP, yang bersamaan dengan mengurangkan satu lapisan pembungkusan. Jika berbilang acuan diletakkan, ia bersamaan dengan menghapuskan pembungkusan berbilang lapisan, yang membantu mengurangkan kos pelanggan. Satu-satunya faktor yang mempengaruhi kos IC pada masa ini ialah saiz acuan.

Sejak tahun 2013, kilang-kilang pembungkusan dan pengujian utama di seluruh dunia telah giat mengembangkan kapasiti pengeluaran FOWLP, terutamanya untuk memenuhi keperluan kos yang ketat bagi pasaran telefon pintar harga sederhana hingga rendah. Oleh kerana FOWLP tidak memerlukan penggunaan bahan papan pembawa, ia dapat menjimatkan hampir 30% daripada kos pembungkusan, dan ketebalan pembungkusan juga lebih nipis, membantu meningkatkan daya saing produk pengeluar cip.

Satu laporan daripada Memes Consulting menunjukkan bahawa tahun 2016 merupakan titik perubahan dalam pasaran pembungkusan fan-out. Penambahan Apple dan TSMC telah mengubah status aplikasi teknologi ini dan mungkin akan membuatkan pasaran secara beransur-ansur mula menerima teknologi pembungkusan fan-out. Pasaran pembungkusan fan-out akan dibahagikan kepada dua jenis:

- Pasaran "teras" untuk pembungkusan kipas keluar, termasuk aplikasi cip tunggal seperti jalur asas, pengurusan kuasa dan transceiver RF. Pasaran ini merupakan kawasan aplikasi utama untuk penyelesaian pembungkusan peringkat wafer kipas keluar dan akan mengekalkan trend pertumbuhan yang stabil.

- Pasaran "kepadatan tinggi" untuk pembungkusan kipas bermula dengan APE Apple, termasuk pemproses, memori dan aplikasi lain dengan jumlah data input dan output yang lebih besar. Pasaran ini mempunyai ketidakpastian yang lebih besar dan memerlukan penyelesaian bersepadu baharu dan penyelesaian pembungkusan kipas berprestasi tinggi. Walau bagaimanapun, pasaran ini mempunyai potensi pasaran yang besar.

Memandangkan teknologi pembungkusan kipas keluar mempunyai potensi yang besar untuk pasaran "berkepadatan tinggi" dan pasaran "teras" dengan pertumbuhan yang stabil, rantaian bekalan dalam bidang ini dijangka akan melabur banyak dalam keupayaan pembungkusan kipas keluar. Sesetengah pengeluar sudah dapat menawarkan pembungkusan peringkat wafer kipas keluar, tetapi banyak lagi yang lain masih dalam peringkat pembangunan platform pembungkusan kipas keluar untuk memasuki pasaran pembungkusan kipas keluar dan mengembangkan portfolio produk mereka.

Selain TSMC, STATS ChipPAC (Singapore STATS ChipPAC) akan menggunakan sokongan JCET (Jiangsu Changdian Technology) untuk terus melabur dalam pembangunan teknologi pembungkusan kipas keluar (pada awal tahun 2015, Jiangsu Changdian Technology memperoleh STATS ChipPAC Singapura dengan harga US$780 juta); ASE (ASE Group) telah menjalin hubungan kerjasama yang mendalam dengan Deca Technologies (Pada Mei 2016, Deca Technologies Technologies menerima pelaburan US$60 juta daripada ASE Group, dan ASE Group memperoleh teknologi pembungkusan tahap wafer kipas keluar siri M Deca Technologies dan kebenaran proses); Amkor (Ankor Technology), SPIL (Silicon Products Technology) dan Powertech (Powertech) menyasarkan pengeluaran besar-besaran pada masa hadapan dan berada dalam peringkat pembangunan teknologi pembungkusan kipas keluar. Samsung nampaknya ketinggalan dalam memutuskan cara untuk bersaing.

Dari segi kapasiti pasaran, pembungkusan kipas mengekalkan kadar pertumbuhan tahunan kompaun sebanyak 56%, yang akan membawa prospek yang luas kepada pengeluar pembungkusan dan pengujian pada masa hadapan.

Namun teknologi baharu ini masih akan menghadapi cabaran besar pada masa hadapan. Zhou Xiaoyang, presiden Amkor China, berkata bahawa teknologi Fan-out akan mempunyai permintaan yang tinggi dalam bidang aplikasi yang lebih kecil, lebih nipis dan lebih pantas. Kos Fan-out semasa agak tinggi dan memerlukan pengoptimuman teknikal selanjutnya. Selain teknologi berasaskan wafer, banyak pengeluar juga menggunakan teknologi berasaskan panel.

Pada masa ini, TSMC juga merupakan salah satu penggalak utama teknologi Fan-out, manakala Amkor dan syarikat pembungkusan dan pengujian utama lain juga mempunyai pelbagai bentuk teknologi Fan-out yang unik. Secara relatifnya, teknologi Fan-out semasa belum begitu matang, dan hasil serta kebolehpercayaannya perlu dipertingkatkan lagi.

Nota: Artikel ini diterbitkan semula daripada Internet dan menyokong perlindungan hak harta intelek. Sila nyatakan sumber asal dan pengarang semasa mencetak semula. Jika terdapat sebarang pelanggaran, sila hubungi kami untuk memadamkannya.

Nombor telefon syarikat: +86-0755-83044319
Faks/FAKS: +86-0755-83975897
E-mel: 1615456225@qq.com
SQ: 3518641314 Pengurus Li

QQ: 332496225 Pengurus Qiu

Alamat: Bilik 809, Bangunan C, Bangunan Teknologi Zhantao, No. 1079 Minzhi Avenue, Daerah Baharu Longhua, Shenzhen