Traditioneel wordt de elektrische verbinding tussen de IC-chip en de buitenwereld tot stand gebracht door middel van metalen draden die de I/O-pinnen op de chip verbinden met de behuizing via bonding en de pinnen van de behuizing. Naarmate de afmetingen van IC-chips kleiner worden en de integratieschaal toeneemt, neemt de afstand tussen de I/O-pinnen steeds verder af en het aantal pinnen toe. Wanneer de afstand tussen de I/O-pinnen kleiner is dan 70 µm, is draadbonding niet langer toepasbaar en moeten nieuwe technische benaderingen worden gezocht. Wafer-level packaging-technologie maakt gebruik van dunnefilmherverdelingsprocessen, waardoor de I/O-pinnen over het gehele oppervlak van de IC-chip kunnen worden verdeeld in plaats van beperkt te blijven tot de randen van de smalle IC-chip. Dit lost het probleem van de elektrische verbinding van chips met een hoge dichtheid en fijne pitch op.

Van de vele nieuwe verpakkingstechnologieën is wafer-level packaging de meest innovatieve en trekt wereldwijd de meeste aandacht. Het is een symbool van revolutionaire doorbraken in de verpakkingstechnologie. Wafer-level packaging gebruikt wafers als verwerkingsobject. Talrijke chips worden verpakt, verouderd, getest en uiteindelijk in afzonderlijke componenten op de wafer gesneden. Dit reduceert de verpakkingsgrootte tot die van een IC-chip en verlaagt de productiekosten aanzienlijk. De voordelen van wafer-level packaging hebben ervoor gezorgd dat de technologie direct na haar introductie veel aandacht kreeg en snel een enorme ontwikkeling doormaakte en breed werd toegepast. In draagbare producten zoals mobiele telefoons worden EPROM's, IPD's (geïntegreerde passieve componenten), analoge chips en andere componenten op wafer-level packaging veelvuldig gebruikt. Het aantal productcategorieën dat gebruikmaakt van wafer-level packaging neemt toe en wafer-level packaging is een snelgroeiende nieuwe technologie.

Om de toepasbaarheid van wafer-level packaging te verbeteren en het toepassingsgebied ervan uit te breiden, wordt er onderzoek gedaan naar en gewerkt aan diverse nieuwe technologieën. Tegelijkertijd worden problemen opgelost die zich voordoen tijdens het industrialisatieproces, en wordt er onderzoek verricht naar de huidige status, toepassingen en ontwikkelingen van wafer-level packaging-technologie.

Wafer-level verpakking

De eerste tekenen van WLP (Wireless Language Processing) werden veroorzaakt door de productie van low-speed I/O- en low-speed transistorcomponenten voor mobiele telefoons, zoals passieve on-chip sensoren en IC's voor stroomoverdracht. WLP bevindt zich momenteel in de ontwikkelingsfase. De vraag groeit gestaag, met name door toepassingen zoals Bluetooth, GPS-componenten en geluidskaarten. Verwacht wordt dat, wanneer de productie van 3G-telefoons van start gaat, een verscheidenheid aan nieuwe toepassingen voor mobiele telefoons, waaronder tv-tuners, FM-zenders en stack-geheugens, een nieuwe groeimotor voor WLP zullen vormen. Naarmate fabrikanten van opslagapparaten WLP geleidelijk gaan implementeren, zal dit leiden tot een paradigmaverschuiving in de hele industrie.

Wafer-level packaging-technologie wordt momenteel veelvuldig gebruikt in sectoren zoals flashgeheugen, EEPROM, snelle DRAM, SRAM, LCD-drivers, radiofrequentieapparaten, logische schakelingen, energie-/batterijbeheerapparaten en analoge apparaten (spanningsregelaars, temperatuursensoren, controllers, operationele versterkers, eindversterkers). Wafer-level packaging maakt hoofdzakelijk gebruik van twee basistechnologieën: filmherverdelingstechnologie en bumpvorming. De eerste wordt gebruikt om de soldeergebieden langs de rand van de chip om te zetten in bump-soldeergebieden die in een vlakke array op het chipoppervlak zijn verdeeld. De tweede wordt gebruikt om bumps op het bump-pad-gebied aan te brengen en zo een array van soldeerballen te vormen.

Dunnefilmherverdeling WL-CSP

Membraanherverdeling WL-CSP is tegenwoordig het meest gebruikte proces. Vanwege de lage kosten is het zeer geschikt voor de betrouwbaarheidseisen van grootschalige, draagbare producten op printplaatniveau. Net als bij andere WLP's worden de wafers voor dunnefilmherverdeling WL-CSP nog steeds geproduceerd met behulp van conventionele waferprocessen. Voordat de wafers naar de WLP-leverancier worden verzonden, worden ze getest om de circuits te classificeren en waferdiagrammen van gekwalificeerde circuits te tekenen. Voordat de wafers worden herverdeeld, moet de lay-out van het apparaat worden geëvalueerd om te bevestigen of de wafer geschikt is voor soldeerbalherverdeling.

Bij een typisch herverdelingsproces worden de uiteindelijke soldeerbolletjes in een vlak raster geplaatst. In dit proces wordt BCB gebruikt als de diëlektrische laag voor de herverdeling, Cu als het verbindingsmetaal voor de herverdeling, wordt de onderste metaallaag (UBM) aangebracht door middel van sputteren, en wordt de soldeerpasta aangebracht door middel van zeefdruk en reflow-solderen. Het proces voor de onderste metaallaag is cruciaal om chemische reacties tussen metalen te verminderen en de betrouwbaarheid van de interconnecties te verbeteren. 

Het herverdelingsproces houdt in dat de I/O-pads op het oppervlak van het apparaat opnieuw worden gerangschikt. Figuur 3 toont de herverdeling op het gebonden flashgeheugen. Zoals in de figuur te zien is, worden de oorspronkelijke pads aan de vier zijden van de flashgeheugenchip omgezet in een array van bumps. In dit voorbeeld worden twee diëlektrische lagen op het oppervlak van het apparaat gebruikt, met daartussen een herverdelingsmetallisatielaag om de I/O-verdeling te wijzigen. Na dit proces worden soldeerbolletjes geëlektroplateerd en wordt de chip een WLP-product.

Het nadeel van het herverdelen van het ontwerp van de draadverbindingspads naar soldeerbal-arraypads is dat het resulterende WLP-product waarschijnlijk niet optimaal is qua apparaatontwerp, constructie of productiekosten. Zodra echter is aangetoond dat het technisch haalbaar is, kan het circuit opnieuw worden ontworpen zodat externe herverdeling overbodig wordt. Deze situatie is algemeen aanvaard. Hiervoor is een specifieke bifasische bepalingsprocedure ontwikkeld. Toekomstige veranderingen kunnen bestaan ​​uit de integratie van herverdelingslagen in de laatste metaallaag van de chip, of een nieuw ontwerp van de kortste signaallijnen om de prestaties te verbeteren.

Sacco Micro SLKOR lineaire spanningsregelaarchip SL78L05

Het herontwerp kan de toevoeging van nieuwe softwaretools vereisen. De herontworpen signaal-, voedings- en aardingslijnen zijn zeer goedkoop te construeren, omdat ze extra herverdelingsstappen en bijbehorende processen elimineren. Polymeren worden gebruikt voor het planariseren van siliciumwafers, wat de noodzakelijke chipbescherming biedt, en als standaard oppervlaktecoating. Voor dunnefilm-herverdeling WLP is de enkellaagse polymeer WLP-aanpak een kosteneffectiever ontwerp.

Fabricage van microbumps op waferniveau

Sinds de introductie 50 jaar geleden wordt draadverbinding beschouwd als een veelzijdige en betrouwbare interconnectietechnologie. Met de snelle ontwikkeling van mobiele communicatie, draadloze internettoegangssystemen voor e-commerce, Bluetooth-systemen en GPS-technologie (Umbrella Positioning System) zijn mobiele telefoons echter uitgegroeid tot de belangrijkste en snelst groeiende motor voor geheugen met hoge dichtheid. Ze vervangen pc's als de drijvende kracht achter deze technologie. De vraag naar lagere kosten, kleinere afmetingen, hogere snelheid, langere batterijduur, betere warmteafvoer, milieuvriendelijke processen en een hogere betrouwbaarheid heeft ertoe geleid dat ontwerpers zich richten op flip-chip bump interconnectietechnologie als vervanging voor de traditionele draadverbindingstechnologie.

De belangrijkste technische drijfveer achter de ontwikkeling van lood-tin bump-technologie is de voortdurende verkleining van de chipafmetingen. Bij de 130 nm-technologiestandaard vereist ongeveer 30% van de logische chips bump-technologie. Bij de 90 nm-technologiestandaard steeg dit percentage echter naar 60%. Toen de massaproductie van 65 nm-chips van start ging, nam de vraag naar gouden bump-technologie toe tot meer dan 80%.

WLP is gebaseerd op BGA-technologie en is een verbeterde en uitgebreidere CSP. Sommigen noemen WLP ook wel wafer-level chip size packaging (WLP-CSP). Het weerspiegelt niet alleen de technische voordelen van BGA en CSP volledig, maar markeert ook een revolutionaire doorbraak in verpakkingstechnologie. Wafer-level packaging-technologie maakt gebruik van massaproductieprocessen, waardoor de verpakkingsgrootte kan worden verkleind tot de grootte van IC-chips, de productiekosten aanzienlijk kunnen worden verlaagd en verpakking en chipfabricage kunnen worden geïntegreerd. Dit zal de scheiding tussen de chipfabricage- en chipverpakkingsindustrie volledig veranderen. Juist vanwege dit grote belang heeft wafer-level packaging-technologie sinds haar ontstaan ​​veel aandacht gekregen en zich snel enorm ontwikkeld en breed toegepast.

Onder-bump metallisatie (UBM)

Bij flip-chip-interconnectie is de UBM-laag de cruciale interfacelaag tussen de metalen pads en de gouden of soldeerbumps op de IC. Deze laag is een van de belangrijkste elementen van de flip-chip-verpakkingstechnologie en zorgt voor zeer betrouwbare elektrische en mechanische verbindingen met zowel de circuits als de soldeerbumps van de chip. De UBM-laag tussen de bumps en de I/O-pads moet voldoende hechting hebben aan de metalen pads en de waferpassiveringslagen; de metalen pads beschermen tijdens de daaropvolgende processtappen; een lage contactweerstand tussen de metalen pads en bumps handhaven; dienen als een effectieve diffusiebarrière tussen de metalen pads en bumps; en fungeren als een kiemlaag voor de afzetting van soldeerbumps of gouden bumps.

De UBM-laag wordt doorgaans aangebracht door meerdere metaallagen op het gehele waferoppervlak te deponeren. Technieken die worden gebruikt voor het deponeren van UBM-lagen zijn onder andere verdamping, chemisch plateren en sputterdepositie. In geavanceerde verpakkingstechnologieën is wafer bumping cruciaal, zowel vanuit kosten- als technologisch oogpunt. Bij de productie van wafer bumps is de metaaldepositie verantwoordelijk voor meer dan 50% van de totale kosten. De meest voorkomende stappen in de metaaldepositie bij de productie van wafer bumps zijn het deponeren van de onderlaagmetallisatie (UBM) en het deponeren van de bumps zelf, wat over het algemeen gebeurt via een galvaniseerproces.

Met galvaniseertechnologie kunnen zeer smalle bump-afstanden worden gerealiseerd met behoud van een hoge opbrengst. Bovendien heeft deze technologie een breed scala aan toepassingen en kan bumps van verschillende groottes, afstanden en geometrische vormen produceren. Galvaniseertechnologie wordt steeds vaker gebruikt bij de productie van wafer-bumps en is uitgegroeid tot de meest praktische oplossing.

Eerst wordt de UBM-laag op de wafer aangebracht. Vervolgens wordt een dikke lijmlaag aangebracht en aan licht blootgesteld, waardoor een sjabloon ontstaat voor het galvaniseren van soldeer. Na het galvaniseren wordt de fotolak verwijderd en de blootgelegde UBM-laag weggeëtst. De laatste stap is het reflow-proces om soldeerbolletjes te vormen. De gedetailleerde processtappen voor het galvaniseren om microbumps te produceren zijn:

▲Verdamp/sputteer de metaallaag van de geleidende kiemlaag op de wafer;
▲ Breng met behulp van spincoating een laag fotolak aan op de wafer;
▲Fotolithografisch elektrodevensterpatroon;
▲Het aanbrengen van micro-ingebed metaal op het object via kleine gaatjes in de fotolak;
▲Verwijder de fotolak;
▲Ets de blootgelegde geleidende laag van het zaadkristal.
▲Breng een dikke laag fotolak aan op de metalen inleg;
▲Graveer gouden bultjes;
▲Wees een deel van de dikke lijmlaag weg om het uitstekende deel van de metalen inleg zichtbaar te maken;
▲Galvaniseren van gouden bultjes;
▲Breng een zeer dunne laag Au of Cu aan bovenop de inleg.

Coplanariteit verwijst naar de consistentie van de hoogtes van alle bumps binnen de wafer, wat strenge eisen stelt aan het flip-chip bondingproces. Bij flip-chip bonding kunnen variaties in bump-hoogte leiden tot een ongelijke krachtverdeling, chipfragmentatie en elektrische onderbrekingen. Een typische eis voor bump-coplanariteit is dat het hoogteverschil tussen de bumps over de gehele chip niet groter mag zijn dan 5 μm.

dikke filmlithografie

Procestechnologieën op waferniveau, zoals waferbumping met fijne pitch, herverdeling van leadpads en geïntegreerde passieve componenten, bieden handige oplossingen voor tal van toepassingen. Momenteel worden deze technologieën in veel IC- en MEMS-apparaten toegepast. Met behulp van deze technologieën kunnen apparaten op waferniveau worden verpakt en getest, waarna de daaropvolgende dicingprocessen volgen. Geavanceerde verpakkingstechnologieën omvatten doorgaans dikfilmprocessen van 5 tot 100 μm, zoals spincoating met dikke lijm, uniforme belichting van dikke lijm met grote golvingen op het oppervlak en het verkrijgen van zeer steile zijwanden van dikke lijm. Het fullfield exposure-systeem met gelijke vergroting is een apparatuuroplossing die aan deze eisen kan voldoen. De hoge output en lage zelfuitlijningskosten maken het het meest concurrerende systeem voor projectie-steppers op het gebied van dikfilmlithografie.

Verpakkingsprocessen op waferniveau omvatten metallisatie, fotolithografie, diëlektrische depositie en spincoating van dikke fotolakfilms, soldeerdepositie en reflowsolderen. Het patroonvormingsproces omvat doorgaans het gebruik van meerdere metaallagen om de onderlaag van de bumps (UBM) te creëren, die als basis dient voor de bumps. De geleidbaarheid van de verbinding tussen de bumps en de wafer moet zeer goed zijn, en de passiveringslaag en de metaallaag onder de bumps moeten goed hechten. De standaardprocesstroom voor fotolakpatroonvorming omvat reiniging, lijmcoating, voorbakken, belichting, nabakken, ontwikkelen en filmharding. Elke processtap moet een set parameters definiëren die van invloed zijn op de daaropvolgende processen. Nadat de fotolak is gepatroond, worden de gaten gevuld met soldeer of goud door middel van galvaniseren of verdampen. De volgende stap is het verwijderen van de fotolak en het uitvoeren van een reflowproces in een oven om de kolomvormige bumps om te zetten in bolvormige bumps.

Sacco Micro SLKOR producten PNP-transistoren

Een dikke laag fotolak blijft op de chip achter als masker voor het maken van micromallen van metalen soldeerverbindingen. De herverdelingscoating kan worden geïntegreerd in een bump-patroon of als verbinding tussen perimeterpads en pad-arrays met een oppervlakteverdeling, gemaakt van 5 tot 100 μm dikke polysiliciumfilms met variërende elektrische, chemische, mechanische en thermische eigenschappen. Het isoleren van de sporen in het herverdelingsgebied vereist materialen met een hoge sterkte, hoge thermische stabiliteit en lage isolatiecoëfficiënten. Deze materialen zijn met succes ontwikkeld. Een type materiaal is polyimide (zoals de PI-serie ontwikkeld door DuPont), en het andere isolatiemateriaal is cycloteen (BCB) van Dow Chemicals in de Verenigde Staten. PI en BCB worden veel gebruikt in flip-chip bump-verpakkingen en andere verpakkingsprocessen.

Micro-gedetailleerde mallen met dikke fotolakpads, bumps en metalen onderlagen kunnen aan verschillende eisen in WLP (Wavelight Printing) voldoen. Hoewel tin-lood, goud en koper veelgebruikte metallisatiematerialen zijn, kunnen ook diverse andere materialen worden toegepast. Materialen die in gestandaardiseerde toepassingen worden gebruikt, vereisen een hoge resolutie grafische overdracht en gemakkelijke afpeleigenschappen. Veel praktische toepassingen vereisen fotolakdiktes van meer dan 100 μm. Om dergelijke diktes te bereiken, ontwikkelen fabrikanten geschikte coatingmaterialen.

Om aan deze behoeften te voldoen, hebben fabrikanten bijbehorende materialen en procesapparatuur ontwikkeld. Veel materialen maken het mogelijk om dunne fotolaklagen (bijvoorbeeld 2-10 μm) aan te brengen op standaard halfgeleiderprocesapparatuur. Fotolakken zoals AZP4330 (Anzhi Electronic Materials Group) en Shipley's 955 (Rohm & Haas Company/Shipley Company) worden gebruikt om een ​​fotolaklaagdikte van 5 tot 100 μm te bereiken. Een fotolaklaag met een dikte van 25 μm kan worden verkregen met behulp van een meerlaags coatingproces, maar dit verhoogt de productietijd en -kosten. AZ P4620 en SPR 220 kunnen een dikte van 25 μm bereiken in één enkele laag. Voor dikkere lagen wordt de keuze aan materialen en diktes beperkter. Het gebruik van een enkele-laagafzetting om de gewenste fotolaklaag te bereiken, biedt veel kostenvoordelen. Daarom is het zeer belangrijk om fotolakmaterialen te ontwikkelen met een enkele-laagdikte van 50 μm en meer. Materialen zoals JSR THB-611P en AZPLP100XT van Anzhi Electronic Materials Group maken het mogelijk om een ​​enkele laag fotolak met een dikte van 60 μm en meer aan te brengen. Recent onderzoek maakt voornamelijk gebruik van AZ9260 om een ​​enkele laag fotolak van 65 μm dik te realiseren en van AZ50XT om een ​​enkele laag van 100 μm dik te realiseren.

Het dikfilmproces stelt specifieke eisen aan het systeem. Het uitlijnsysteem moet het geometrische patroon als uitlijningsmarkering uniform kunnen identificeren over het gehele bereik van lijmdikte en specifieke hoogtes van het waferoppervlak. Omdat de belichtingsbron parallel licht gebruikt voor de belichting zonder focus, kan dit worden bereikt door een nabijheidslithografiemachine te combineren met het principe van schaduwbelichting. De eisen die het fotolithografieproces stelt aan nabijheidsmasker-uitlijningsmachines zijn: hoge intensiteit, hoge uniformiteit, UV-lichtgolflengte die overeenkomt met de gevoelige golflengte van de fotolak, uitlijningsnauwkeurigheid van minder dan een micron, en een nauwkeurige, controleerbare en consistente afstand tussen het masker en de wafer tijdens het belichtingsproces.

De NanoAlign-technologie van EVG is ontworpen voor de hoogste uitlijningsnauwkeurigheid en -resolutie en de laagste gebruikskosten, waarmee de voordelen van full-field belichtingstechnologie worden benadrukt. Momenteel maken alle belichtingsmachines van het bedrijf gebruik van deze technologie. De doelstellingen omvatten actieve anomaliecontrole en een dynamische uitlijningsresolutie van minder dan 100 nm. De apparatuur omvat gespecialiseerde lijmcoatingapparatuur en contact-/nabijheidsbelichtingsmachines, aangepast van standaardmodellen. De nieuwste 200 mm EVG6200 Infinity en 300 mm EVG IQ Aligner belichtingsmachines bieden een goede flexibiliteit en een gebruiksvriendelijke interface en voldoen volledig aan de eisen van de industriële productie van φ200 mm en φ300 mm wafers die dikke lijmlagen vereisen.

Waferverdunning

Chipverdunningstechnologie is cruciaal voor gestapelde chipverpakkingstechnologie, omdat het de montagehoogte van de verpakking verlaagt en het mogelijk maakt chips te stapelen zonder de totale hoogte van het gestapelde chipsysteem te vergroten. Smartcards en RFID zijn de dunste toepassingen met één chip die een belangrijk onderdeel vormen van de eisen voor dunne wafers. Dünnere chips verhogen de thermische betrouwbaarheid en ondersteunen dunne producten. De mate waarin een chip dun is, hangt echter af van de waferdiameter en het WLP-proces (Wafer Level Packaging). De reden hiervoor is dat het oppervlak van een dunne wafer gevoelig is voor beschadiging, wat kan leiden tot microscheurtjes en breuk van de wafer tijdens latere bewerkingen. Omdat het slijpen van de achterkant van de wafer de laatste stap is in het waferverwerkingsproces, wordt de mate waarin de wafer dunner moet worden beperkt door het WLP-proces. Daarom wordt wafer-level packaging beschouwd als een uitbreiding van het waferproces, en moet bij het ontwerpen van het waferproces rekening worden gehouden met de toepassingsmogelijkheden van de verpakkingsprocesstappen.

Een slechte overeenkomst in thermische uitzettingscoëfficiënten tussen silicium en montagesubstraat is een belangrijke oorzaak van vermoeiingsbreuk van soldeerbolletjes in verpakte chips tijdens thermische cyclustests en in de praktijk. Daarnaast hangt deze breuk nauw samen met de sterkte van elk afzonderlijk component. Hoe dunner de chip, hoe flexibeler deze is en hoe beter de vermoeiingsweerstand van de soldeerbolletjes. Het dunner maken van de wafer, en daarmee het verminderen van de chipdikte, is daarom een ​​belangrijke maatregel om de betrouwbaarheid van soldeerbolletjes te verbeteren. Het dunner maken van de wafer vóór de wafer-level packaging (WLP) kan de wafer echter gemakkelijk vervormen of zelfs breken, wat ongewenst is. Het dunner maken van de wafer ná de WLP is een betere methode, maar is lastig te implementeren. Wafer- en verdunningstechnologieën en -apparatuur voor de WLP-productie zijn nog in ontwikkeling.

Voordelen van wafer-level packaging

Wafer-level packaging is gebaseerd op BGA-technologie en is een verbeterde versie van CSP, die de technische voordelen van BGA en CSP volledig benut. Het heeft veel unieke voordelen:

① De verwerkingsefficiëntie van de verpakking is hoog en de productie vindt plaats via een massaproductieproces in de vorm van wafers;

② Het heeft de voordelen van flip-chipverpakkingen, namelijk dat het licht, dun, kort en klein is;

③De kosten van productiefaciliteiten voor waferverpakkingen zijn laag, en de apparatuur voor waferproductie kan volledig worden benut zonder dat er hoeft te worden geïnvesteerd in de bouw van een extra verpakkingsproductielijn;

④Het chipontwerp en het verpakkingsontwerp van wafer-level packaging kunnen uniform worden beschouwd en gelijktijdig worden uitgevoerd, wat de ontwerpefficiëntie zal verbeteren en de ontwerpkosten zal verlagen;

⑤ In het gehele proces van wafer-level packaging, van chipfabricage en verpakking tot productverzending naar de gebruikers, worden de tussenliggende schakels sterk verminderd en de cyclus aanzienlijk verkort, wat onvermijdelijk tot kostenbesparing zal leiden;

⑥De kosten van wafer-level packaging hangen nauw samen met het aantal chips per wafer. Hoe meer chips er op een wafer zitten, hoe lager de kosten van wafer-level packaging. Wafer-level packaging is de kleinste en goedkoopste verpakkingsmethode. Wafer-level packaging is een echte chipverpakkingstechnologie voor massaproductie.

Het voordeel van WLP is dat het een chip-scale packaging (CSP) technologie is die geschikt is voor kleinere geïntegreerde schakelingen. Door het gebruik van parallelle packaging en elektronische testtechnologie op waferniveau kan het chipoppervlak aanzienlijk worden verkleind, terwijl de output wordt verhoogd. Omdat parallelle bewerkingen worden gebruikt voor chipverbindingen op waferniveau, kunnen de kosten per I/O sterk worden verlaagd. Bovendien zullen vereenvoudigde testprocedures op waferniveau de kosten verder verlagen. Wafer-level packaging kan worden gebruikt voor het verpakken en testen van chips op waferniveau.

Ontwikkelingstrends in wafer-level verpakkingstechnologie

Wafer-level packaging-technologie moet zich richten op kostenreductie, continue verbetering van de betrouwbaarheid en uitbreiding van de toepassingsmogelijkheden in grote IC's. Wat betreft soldeerbaltechnologie zullen loodvrije soldeerbaltechnologie en loodrijke soldeerbaltechnologie worden ontwikkeld. Met de voortdurende groei van IC-wafers en de vooruitgang in procestechnologie zullen IC-fabrikanten een nieuwe generatie wafer-level packaging-technologie onderzoeken en ontwikkelen. Deze technologie moet niet alleen voldoen aan de eisen van wafers met een diameter van 300 mm, maar ook aansluiten op de recente eisen van koperdraadtechnologie en interlaagdiëlektrische technologie met een lage diëlektrische constante. Daarnaast is er ook behoefte aan een verbeterd vermogen van wafer-level packaging om stroom te verwerken en temperaturen te weerstaan. WLBI (wafer level testing and aging) technologie is eveneens een belangrijk onderwerp dat nader onderzoek vereist. WLBI-technologie houdt in dat elektrische testen en verouderingstests direct op IC-wafers worden uitgevoerd, wat van groot belang is voor het vereenvoudigen van de processtroom en het verlagen van de productiekosten voor wafer-level packaging.

Sacco Micro SLKOR Schottky-diodes zijn producten.

Conclusie

Wafer-level packaging (WLP) is een goedkope chipverpakkingstechnologie voor massaproductie. Wafer-level packaging heeft dezelfde afmetingen als een chip en is de kleinste micro-surface mount device (SMD). Dankzij een reeks voordelen ontwikkelt WLP zich snel, gedreven door de vraag naar miniaturisatie en lage kosten van moderne elektronische apparaten. Momenteel is WLP vooral geschikt voor kleine chips met een beperkt aantal I/O-pinnen. De industrie heeft echter ook behoefte aan nieuwe technologieën om de productiekosten te verlagen en WLP te ontwikkelen voor grotere chips en WLP voor fijnmazige soldeerbalarrays.

Bij de keuze van een verpakkingstype voor moderne elektronische apparaten is het belangrijk om aan de ontwerpvereisten te voldoen en tegelijkertijd de kosten te minimaliseren. De huidige wafer-level packaging (WLP) is slechts een alternatieve verpakkingsmethode. Er is nog veel werk aan de winkel om van wafer-level packaging een gangbare productietechnologie te maken voor grootschalige en uiteenlopende producten in de toekomst. De combinatie van het ontwerp van halfgeleiderchips en WLP-verpakkingen zal ongetwijfeld voordelen opleveren voor de lay-out van WLP-componenten en de prestaties van de componenten verbeteren. Omdat bij WLP de verpakkingsstappen van alle componenten op de wafer gelijktijdig worden uitgevoerd, kan batchverwerking de verpakkingskosten verlagen. (Dit artikel is een fragment uit "Special Equipment for the Electronic Industry")

Bijlage: Het verschil tussen Fan-in en Fan-out

Vanuit technisch oogpunt wordt wafer-level packaging (WLP) hoofdzakelijk onderverdeeld in twee typen: Fan-in en Fan-out. Traditionele WLP-verpakkingen maken meestal gebruik van het Fan-in-type en worden toegepast in IC's met een laag aantal pinnen. Naarmate het aantal signaaluitgangspinnen van een IC toeneemt, worden de eisen aan de ball pitch (afstand tussen de pinnen) echter strenger. Bovendien vereist de printplaatconstructie (PCB) aanpassing van de afmetingen van de post-IC-verpakking en de positie van de signaaluitgangspinnen. Daarom zijn er diverse nieuwe WLP-verpakkingstypen ontwikkeld, zoals diffuse (Fan-out) en Fan-in plus Fan-out. Het productieproces wijkt zelfs af van het traditionele WLP-verpakkingsconcept.

Volgens Zhou Xiaoyang, president van Amkor China: De chipgrootte bij gebruik van Fan-in-verpakking is gelijk aan de productgrootte in een tweedimensionaal vlak, en de chip heeft voldoende oppervlakte voor alle I/O-interfaces. Wanneer de chipgrootte niet voldoende is voor alle I/O-interfaces, is Fan-out nodig. Uiteraard voegt Fan-out in het algemeen ook actieve en/of passieve componenten toe om een ​​SIP te vormen en tegelijkertijd het oppervlak te vergroten.

Laten we het eerst hebben over het ventilatortype.

Volgens een rapport van Mammes Consulting is de fan-in verpakkingstechnologie al meer dan tien jaar succesvol toegepast en gestaag gegroeid. De technologie blijft aantrekkelijk vanwege de unieke, ongeëvenaarde combinatie van de kleinste verpakkingsgrootte en lage kosten. Dankzij deze voordelen heeft de technologie geleidelijk aan de markt voor handheld-apparaten en tablets veroverd, waar compacte verpakkingen een belangrijke rol spelen, en is ze nog steeds sterk vertegenwoordigd in deze segmenten. Naar schatting wordt momenteel meer dan 90% van de fan-in verpakkingstechnologie gebruikt in de mobiele telefoonsector. Meer dan 30% van alle high-end smartphones maakt gebruik van fan-in verpakkingen. Daarom bevindt de fan-in verpakkingstechnologie zich nog steeds in een bloeiperiode in de mobiele telefoonmarkt.

Hoewel de groei van fan-in-verpakkingstechnologie tot nu toe stabiel is gebleven, zullen veranderingen in de wereldwijde halfgeleidermarkt en de toenemende onzekerheid over toekomstige toepassingen onvermijdelijk de toekomstperspectieven van deze technologie beïnvloeden. Aangezien de groei van de smartphoneleveringen daalde van 35% in 2013 naar 8% in 2016, en dit percentage naar verwachting verder zal dalen tot 6% in 2020, raakt de door de smartphonemarkt gedreven toepassing van fan-in-verpakkingstechnologie steeds meer verzadigd. Hoewel de verwachte hoge groei niet optimistisch is, blijven smartphones de belangrijkste drijvende kracht achter de ontwikkeling van de halfgeleiderindustrie, en de smartphoneleveringen zullen naar verwachting in 2020 de 2 miljard eenheden bereiken.

Momenteel zijn de belangrijkste componenten in fan-in-package geïntegreerde WiFi/BT-componenten (draadloos LAN, Bluetooth), transceivers, PMIC's (power management integrated circuits) en DC/DC-omvormers (goed voor ongeveer 50% van het totaal), evenals diverse digitale, analoge en gemengde signaalcomponenten, waaronder MEMS en beeldsensoren. De grootste uitdaging voor fan-in-package-technologie in de toekomst zou de integratie van apparaatfuncties in systeemverpakkingen kunnen zijn. De onderstaande figuur toont de impact van de groei van systeemverpakkingen op de verzendingen van fan-in-package. Het samengestelde jaarlijkse groeipercentage daalde van 9% naar 6%. Dit rapport biedt een gedetailleerde analyse van de groei van system-in-package en de impact daarvan op fan-in-package.

Wat de fan-in-markt betreft, tonen statistieken uit 2015 aan dat uitbestede halfgeleiderverpakking en -testen een groot marktaandeel innemen, waaronder een IDM-fabrikant (TI, Texas Instruments) en een foundry (TSMC, TSMC). STATS ChipPAC heeft na de overname door JCET een sterke groei doorgemaakt. Aan de ontwerpzijde zijn Qualcomm en Broadcom goed voor 50% van de gehele fan-in-verpakkingsmarkt.

Wat betreft verpakkingstechnologie heeft de markt zich de afgelopen jaren vooral gericht op de ontwikkeling van fan-out wafer-level verpakkingstechnologie. Fan-in verpakking heeft echter een eigen ontwikkelingspad en roadmap uitgestippeld. Naast verdere uitbreiding kan deze technologie nog steeds andere innovatieve technologieën met zich meebrengen, zoals zeszijdige matrijsbescherming. Dit rapport biedt een gedetailleerde analyse van twee roadmaps voor fan-in verpakkingstechnologie: één voor grootschalige productie (HVM) en één voor productiegereedheid. De roadmap omvat I/O-tellers, L/S-verhouding, bump pitch, pakketdikte, afmetingen, enzovoort. Daarnaast analyseert dit rapport fan-in verpakkingstechnologie vanuit het perspectief van het gebruik van IC-technologieknooppunten en verdere front-end uitbreiding van fan-in IC-componenten. Hoewel het HVM-productiepad van fan-in verpakkingstechnologie zich langzamer ontwikkelt dan dat van fan-out verpakkingstechnologie, kan fan-in verpakkingstechnologie voldoen aan de uitbreidingsvoorwaarden van de meeste fan-out verpakkingstechnologieën en beschikt het over een direct beschikbaar ontwikkelingspad voor productiegereedheid.

Laten we het vervolgens hebben over het waaiervormige type.

Fan-out packaging maakt gebruik van de methode waarbij draden worden uitgetrokken, wat relatief goedkoop is. Fan-out WLP maakt het mogelijk om verschillende chips in te bedden, net als bij het WLP-proces, wat neerkomt op het verminderen van één verpakkingslaag. Als er meerdere chips worden geplaatst, komt dit neer op het elimineren van meerlaagse verpakkingen, wat de kosten voor de klant verlaagt. De enige factor die momenteel de IC-kosten beïnvloedt, is de chipgrootte.

Sinds 2013 hebben grote verpakkings- en testfabrieken wereldwijd hun productiecapaciteit voor FOWLP actief uitgebreid, voornamelijk om te voldoen aan de strenge kosteneisen van de midden- en lage prijsmarkt voor smartphones. Omdat FOWLP geen dragermateriaal vereist, kan er bijna 30% op de verpakkingskosten worden bespaard en is de verpakking bovendien dunner, wat de concurrentiepositie van de producten van chipfabrikanten ten goede komt.

Een rapport van Memes Consulting laat zien dat 2016 een keerpunt is voor de markt van fan-out-verpakkingen. De komst van Apple en TSMC heeft de toepassingsstatus van deze technologie veranderd en kan ertoe leiden dat de markt fan-out-verpakkingstechnologie geleidelijk aan gaat accepteren. De markt voor fan-out-verpakkingen zal zich in twee typen verdelen:

- De "kernmarkt" voor fan-out-verpakkingen, inclusief toepassingen op één chip zoals basisband, energiebeheer en RF-transceivers. Deze markt is het belangrijkste toepassingsgebied voor fan-out-verpakkingsoplossingen op waferniveau en zal een stabiele groei blijven vertonen.

- De markt voor 'high-density' fan-out-verpakkingen begon met Apple's APE, met processors, geheugen en andere toepassingen met grotere in- en uitvoervolumes. Deze markt kent meer onzekerheid en vereist nieuwe geïntegreerde oplossingen en hoogwaardige fan-out-verpakkingsoplossingen. Deze markt heeft echter een groot potentieel.

Omdat fan-out-verpakkingstechnologie een enorm potentieel heeft voor markten met een hoge dichtheid en kernmarkten met stabiele groei, wordt verwacht dat de toeleveringsketen in dit gebied fors zal investeren in fan-out-verpakkingsmogelijkheden. Sommige fabrikanten kunnen al fan-out-verpakkingen op waferniveau aanbieden, maar veel anderen bevinden zich nog in de ontwikkelingsfase van fan-out-verpakkingsplatformen om de fan-out-verpakkingsmarkt te betreden en hun productportfolio uit te breiden.

Naast TSMC zal STATS ChipPAC (Singapore STATS ChipPAC) met de steun van JCET (Jiangsu Changdian Technology) verder investeren in de ontwikkeling van fan-out-verpakkingstechnologie (begin 2015 nam Jiangsu Changdian Technology Singapore STATS ChipPAC over voor 780 miljoen dollar); ASE (ASE Group) heeft een diepgaande samenwerkingsrelatie met Deca Technologies opgebouwd (in mei 2016 ontving Deca Technologies een investering van 60 miljoen dollar van ASE Group, en ASE Group verkreeg de M-serie fan-out wafer-level verpakkingstechnologie en procesautorisatie van Deca Technologies); Amkor (Ankor Technology), SPIL (Silicon Products Technology) en Powertech (Powertech) richten zich op toekomstige massaproductie en bevinden zich in de ontwikkelingsfase van fan-out-verpakkingstechnologie. Samsung lijkt achter te lopen in de besluitvorming over hoe het de concurrentie het beste kan aanpakken.

Wat de marktcapaciteit betreft, handhaaft de markt voor fan-out-verpakkingen een samengesteld jaarlijks groeipercentage van 56%, wat brede perspectieven zal bieden aan fabrikanten van verpakkingen en testapparatuur voor de toekomst.

Maar deze nieuwe technologie zal in de toekomst nog steeds voor grote uitdagingen komen te staan. Zhou Xiaoyang, president van Amkor China, zei dat er veel vraag zal zijn naar Fan-out-technologie in toepassingsgebieden waar kleinere, dunnere en snellere componenten vereist zijn. De huidige kosten van Fan-out zijn relatief hoog en vereisen verdere technische optimalisatie. Naast wafer-gebaseerde technologie ontwikkelen veel fabrikanten ook paneel-gebaseerde technologie.

Momenteel is TSMC een van de belangrijkste promotors van de Fan-out-technologie, terwijl Amkor en andere grote verpakkings- en testbedrijven ook verschillende unieke Fan-out-technologieën hebben ontwikkeld. Relatief gezien is de huidige Fan-out-technologie nog niet erg volwassen en moeten de opbrengst en betrouwbaarheid ervan nog verder worden verbeterd.

Let op: Dit artikel is afkomstig van internet en ondersteunt de bescherming van intellectuele eigendomsrechten. Vermeld bij herpublicatie de oorspronkelijke bron en auteur. Neem bij inbreuk contact met ons op zodat we het artikel kunnen verwijderen.

Telefoonnummer van het bedrijf: +86-0755-83044319
Fax: +86-0755-83975897
E-mail: 1615456225@qq.com
Vraag: 3518641314 Manager Li

Vraag: 332496225 Manager Qiu

Adres: Kamer 809, Gebouw C, Zhantao Technologiegebouw, Minzhilaan 1079, Longhua Nieuw District, Shenzhen