傳統上，積體電路晶片與外部的電氣連接是透過金屬導線將晶片上的I/O引腳透過鍵合和封裝引腳連接到封裝裝置來實現的。隨著積體電路晶片特徵尺寸的縮小和整合度的提高，I/O引腳的間距不斷縮小，數量卻不斷增加。當I/O引腳間距縮小到70微米以下時，傳統的引線鍵合技術不再適用，必須尋求新的技術方案。晶圓級封裝技術採用薄膜重分佈工藝，使I/O引腳能夠分佈在集成電路晶片的整個表面，而不再局限於晶片的邊緣區域，從而解決了高密度、小間距I/O晶片的電氣連接問題。

在眾多新型封裝技術中，晶圓級封裝技術最具創新性，也最受全球關注，堪稱封裝技術革命性突破的象徵。晶圓級封裝技術以晶圓為加工對象，將大量晶片封裝、老化、測試，最終切割成單一裝置。該技術將封裝尺寸縮小至積體電路晶片大小，顯著降低了生產成本。晶圓級封裝技術的優點使其一經問世便備受矚目，並迅速發展壯大，應用範圍廣泛。在手機等便攜式產品中，晶圓級封裝的EPROM、IPD（整合式被動元件）、類比晶片等裝置已被廣泛應用。採用晶圓級封裝的裝置種類日益增多，晶圓級封裝技術正成為快速發展的新興技術。

In order to improve the applicability of wafer-level packaging and expand its application scope, people are researching and developing various new technologies while solving problems that arise during the industrialization process, and conducting research on the current status, application, and development of wafer-level packaging technology.

晶圓級封裝

The initial germination of WLP was driven by the manufacturing of low-speed I/O (low-I/O) and low-speed transistor components for mobile phones, such as passive on-chip sensors and power transmission ICs. Currently, WLP is in the development stage. Driven by applications such as Bluetooth, GPS (global positioning system) components, and sound cards, demand is gradually growing. When it reaches the 3G mobile phone production stage, it is expected that a variety of new mobile phone content applications will become another growth driver for WLP, including TV tuners, FM transmitters and stack memories. As storage device manufacturers begin to gradually implement WLP, it will lead to paradigm changes in the entire industry.

目前，晶圓級封裝技術已廣泛應用於快閃記憶體、EEPROM、高速DRAM、SRAM、LCD驅動器、射頻元件、邏輯元件、電源/電池管理元件以及類比元件（電壓調節器、溫度感測器、控制器、運算放大器、功率放大器）等領域。晶圓級封裝主要採用兩種基本技術：薄膜重分佈技術及凸點形成技術。前者用於將晶片週邊的焊盤區域轉換為晶片表面平面陣列分佈的凸點焊盤區域；後者用於在凸點焊盤區域上形成凸點，從而構成焊球陣列。

薄膜重分佈 WL-CSP

膜重分佈WL-CSP是目前最常使用的製程。由於其成本低廉，非常適合大批量、便攜式產品板級應用的可靠性標準要求。與其他WLP製程一樣，薄膜重分佈WL-CSP的晶圓仍採用傳統的晶圓製程製造。在將晶圓送至WLP供應商之前，需要對晶圓進行測試，以對電路進行分類並繪製合格電路的晶圓圖。在進行重分佈之前，必須評估裝置的佈局，以確認晶圓是否適合焊球重分佈。

典型的重分佈製程中，最終的焊球呈現區域陣列佈局。本製程採用BCB作為重分佈介質層，Cu作為重分佈連接金屬，透過濺鍍沉積焊球底部金屬層（UBM），並採用網版印刷塗覆焊膏和回流焊。底部金屬層製程對於減少金屬間化學反應和提高互連可靠性至關重要。 

重新分佈製程是指重新排列元件表面的I/O焊盤。圖3展示了鍵結快閃記憶體的重新分佈。如圖所示，快閃記憶體晶片四邊的原始焊盤被轉換為凸點陣列。在本例中，裝置表面使用了兩層介電層，中間夾有一層重新分佈金屬化層，用於改變I/O分佈。經過此製程後，進行焊球凸點電鍍，晶片即成為WLP產品。

將引線鍵合焊盤設計重新分配到焊球陣列焊盤上的缺點在於，由此產生的WLP產品在裝置設計、結構或製造成本方面不太可能達到最優。然而，一旦技術上證明可行，就可以重新設計電路，從而消除外部重新分配。這種情況已成為共識。為此，專門定義了一種雙階段確定程序。下一代改進方案可能包括將重新分配層整合到晶片的最後一層金屬層中，或設計新的最短訊號線以提高性能。

薩科微 SLKOR product linear voltage regulator chip SL78L05

重新設計可能需要添加新的軟體工具。由於省去了額外的線路重分佈步驟和相關工藝，重新設計的訊號線、電源線和接地線製造成本非常低。聚合物用於矽片平坦化，提供必要的晶片保護，並用作標準表面塗層。對於薄膜重分佈晶圓級封裝（WLP），單層聚合物WLP方案是更具成本效益的設計。

晶圓級微凸點的製造

Since its inception 50 years ago, wire bonding has been considered a versatile and reliable interconnect technology. However, with the rapid development of mobile communications, Internet e-commerce wireless access systems, Bluetooth systems and Umbrella Positioning System (GPS) technology, mobile phones have become the strongest and fastest growth driver of high-density memories. They are replacing PCs as the technology driver of high-density memories. The demand for lower cost, smaller form factor, higher speed device performance, longer battery life, better heat dissipation, "green" processes and higher device reliability has led designers to turn their attention to flip-chip bump interconnect technology to replace traditional wire bonding technology.

鉛錫凸點技術發展的關鍵技術驅動力源自於裝置尺寸的持續縮小。在130奈米製程標準下，約30%的邏輯晶片需要採用凸點技術。然而，在90奈米製程標準下，這一比例躍升至60%。隨著65奈米元件量產的實現，對金凸點技術的需求更是攀升至80%以上。

WLP（晶圓級封裝）基於BGA（基板封裝）技術，是CSP（晶片級封裝）的改進和增強。也有人稱WLP為晶圓級晶片尺寸封裝（WLP-CSP）。它不僅充分體現了BGA和CSP的技術優勢，更標誌著封裝技術的革命性突破。晶圓級封裝技術採用大規模生產工藝，可將封裝尺寸縮小至IC晶片尺寸，顯著降低生產成本，並實現封裝與晶片製造的一體化，這將徹底改變晶片製造與晶片封裝行業的分離現狀。正因為晶圓級封裝技術具有如此重要的意義，自問世以來便備受關注，並迅速獲得了巨大的發展和廣泛的應用。

凸塊下金屬化（UBM）

在倒裝晶片互連中，UBM層是積體電路（IC）上金屬焊盤與金色凸點或焊錫凸點之間的關鍵介面層。此層是倒裝晶片封裝技術的關鍵要素之一，為晶片的電路和焊料凸點部分提供高可靠性的電氣和機械連接。凸點與I/O焊盤之間的UBM層需要與金屬焊盤和晶圓鈍化層具有良好的粘附性；在後續製程步驟中保護金屬焊盤；保持金屬焊盤和凸點之間的低接觸電阻；作為金屬焊盤和凸點之間的有效擴散阻擋層；並作為焊料凸點或金凸點沉積的種子層。

UBM層通常是透過在整個晶圓表面沉積多層金屬來實現的。用於沉積UBM層的技術包括蒸發、化學鍍和濺鍍。在先進封裝中，晶圓凸點無論從成本或技術角度來看都至關重要。在晶圓凸點生產中，金屬沉積成本佔總成本的50%以上。晶圓凸點生產中最常見的金屬沉積步驟是凸點下金屬化層（UBM）的沉積和凸點本身的沉積，通常透過電鍍製程來實現。

電鍍技術能夠實現極窄的凸點間距並保持高良率。此外，此技術應用範圍廣泛，可生產不同尺寸、間距和幾何形狀的凸點。電鍍技術已越來越多地應用於晶圓凸點生產，並成為最實用的解決方案。

首先，在晶圓上完成 UBM 層。然後沉積厚厚的膠層並進行曝光，形成用於電鍍焊料的模板。電鍍完成後，去除光阻並蝕刻掉暴露的 UBM 層。最後進行回流焊接以形成焊球。電鍍生產微凸點的詳細製程步驟如下：

▲在晶圓上蒸發/濺射種子導電層的金屬層；
▲ 在晶圓上旋塗一層光阻；
▲光刻電極視窗陣列圖案；
▲透過光阻上的小孔對金屬微嵌入體進行電鍍；
▲去除光阻；
▲蝕刻裸露的籽晶導電層。
▲在金屬嵌件上塗覆一層厚厚的光阻；
▲雕刻金凸起；
▲蝕刻掉部分厚膠，露出金屬鑲嵌物的凸起部分；
▲電鍍金凸點；
▲在鑲嵌物上沉積一層非常薄的金或銅。

Coplanarity refers to the consistency of the heights of all bumps within the wafer, which has strict requirements in the flip-chip bonding process. In flip-chip bonding, bump height variations can lead to uneven distribution of force, chip fragmentation, and electrical opens. A typical requirement for bump coplanarity is that the height difference of the bumps across the entire chip cannot be greater than 5 μm.

thick film lithography

晶圓級製程技術，例如細間距晶圓凸塊、引腳焊盤重新分佈和整合被動元件，為眾多應用提供了便捷的解決方案。目前，許多積體電路 (IC) 和微機電系統 (MEMS) 裝置都已應用了這些技術。利用這些技術，裝置可以在晶圓級進行封裝和測試，隨後進行切割過程。通常，先進的封裝技術涉及 5 至 100 μm 厚的薄膜工藝，例如厚膠旋塗、在表面均勻曝光具有較大波紋的厚膠以及獲得非常陡峭的厚膠側壁。等倍率全場曝光系統是一種能夠滿足此需求的設備解決方案。其高產量和低自對準成本使其成為厚膜光刻領域投影步進光刻機中最具競爭力的系統。

晶圓級封裝製程包括金屬化、微影、介質沉積、厚膜光刻膠旋塗、焊料沉積和回流焊。圖案化製程通常使用多層金屬來形成凸點下金屬化層（UBM），該層作為凸點的基底。凸點與晶圓之間的連接導電性必須非常好，且凸點下方的鈍化層和金屬層必須具有良好的附著力。光阻圖案化的標準製程包括清洗、塗膠、預先烘烤、曝光、後烘烤、顯影和薄膜硬化。每個製程步驟都需要定義一組參數，這些參數會影響後續製程。光阻圖案化完成後，以電鍍或蒸發的方式用焊料或金填充孔洞。下一步是去除光阻，並在回流焊爐中進行回流焊，將柱狀凸點轉化為球形凸點。

薩科微 SLKOR 產品 PNP電晶體

晶片上會殘留一層厚厚的光阻，作為製作金屬焊點微模的掩模。這種重分佈塗層可以改造成凸點圖案，或作為週邊焊盤和由厚度為 5 至 100 μm 的多晶矽薄膜製成的面分佈焊盤陣列之間的連接，這些多晶矽薄膜具有不同的電氣、化學、機械和熱力學性能。隔離重分佈區域的走線需要高強度、高熱穩定性和低絕緣係數的材料。這些材料已經成功研發。其中一種材料是聚醯亞胺（例如杜邦公司開發的 PI 系列），另一種絕緣材料是美國陶氏化學公司的環烯（BCB）。 PI 和 BCB 廣泛應用於倒裝晶片凸點封裝和其他封裝製程。

Micro-featured molds using thick-film photoresist pads, bumps, and under-ball metal layer structures can meet different needs in WLP. Although commonly used metallization materials are tin-lead, gold, and copper, several other materials can also be used. Materials used in standardized applications require high-resolution graphic transfer and easy peel-off properties. Many practical applications require photoresist thicknesses exceeding 100μm. To achieve such thicknesses, manufacturers develop suitable coating materials.

為了滿足這些需求，製造商開發了相應的材料和製程設備。許多材料可以在標準半導體製程設備上實現「薄」光阻塗層（例如2-10 μm）。 AZP4330（安智電子材料集團）和Shipley 955（羅門哈斯公司/Shipley公司）光阻可用於實現5至100 μm厚的光阻膜。採用多層塗覆製程可實現25 μm厚的光阻塗層，但這會增加生產時間和成本。 AZ P4620和SPR 220單層即可達到25 μm的厚度。對於較厚的塗層，可選擇的材料和厚度範圍就縮小了。採用單層沉積製程實現所需的光阻塗層具有諸多成本優勢。因此，開發單層厚度為50 μm及以上的光阻材料非常必要。諸如JSR THB-611P和安智電子材料集團的AZPLP100XT等材料可以實現厚度為60 μm及以上的單層光阻塗層。近期研究工作主要採用AZ9260實現厚度為65 μm的單層光阻塗層，並採用AZ50XT實現厚度為100 μm的單層光阻塗層。

厚膜製程對系統有一些特殊要求。對準系統必須能夠在膠層厚度和晶圓表面特定高度範圍內，均勻地將幾何圖案識別為對準標記。由於曝光光源採用平行光進行曝光，無需聚焦，因此可以透過使用近場光刻機結合陰影曝光原理來實現。近場光刻機對光刻製程的要求包括：高強度、高均勻性、紫外光波長與光阻的敏感波長一致、亞微米級對準精度，以及在曝光過程中遮罩與晶圓之間精確、可控且一致的間隙。

EVG的NanoAlign技術旨在以最低的成本實現最高的對準精度和分辨率，從而凸顯全場曝光技術的優勢。目前，該公司所有曝光機均已應用此技術。其目標包括主動異常控制和亞100奈米動態對準分辨率。其設備包括專用塗膠設備和由標準機型改良而來的接觸式/近場曝光機。最新的200毫米EVG6200 Infinity和300毫米EVG IQ Aligner曝光機具有良好的靈活性和人性化的使用者介面，能夠充分滿足需要厚膠製程的φ200毫米和φ300毫米晶圓的工業化生產需求。

晶圓減薄

晶片減薄技術在堆疊式晶片封裝技術中至關重要，因為它能降低封裝高度，並允許晶片堆疊而不增加堆疊晶片系統的整體高度。智慧卡和RFID是目前單晶片厚度要求最低的應用，也是薄晶圓需求的重要組成部分。更薄的晶片可以提高熱循環可靠性，並支援薄型產品。然而，晶片的厚度取決於晶圓直徑和晶圓級封裝（WLP）製程。這是因為薄晶圓表面容易受損，產生微裂紋，並在後續操作中導致晶圓破裂。由於晶圓背面研磨是晶圓加工製程的最後一步，因此晶圓所需的減薄程度受到WLP製程的限制。因此，晶圓級封裝被視為晶圓加工製程的延伸，在設計晶圓加工製程時應考慮封裝製程步驟的適用範圍。

Poor matching of thermal expansion coefficients between silicon and mounting substrate is an important reason for fatigue failure of packaged solder balls in thermal cycle tests and field use. In addition, this failure is also closely related to how strong each component is. The thinner the chip, the more flexible it will be, and the fatigue resistance of the solder ball will be improved. Therefore, thinning the wafer and thus reducing the chip thickness is also one of the important measures to improve the reliability of solder bumps. Thinning the wafer before wafer-level packaging processing can easily deform or even break the wafer, which is undesirable. Wafer thinning after wafer-level packaging processing is completed is a better method, but it is difficult to implement. Wafer and thinning technologies and equipment for wafer-level packaging manufacturing are under development.

晶圓級封裝的優勢

晶圓級封裝（WLP）基於BGA技術，是對CSP技術的改進與升級，充分體現了BGA和CSP的技術優勢，具有許多獨特優勢：

① 封裝加工效率高，採用晶圓形式的大規模生產製程製造；

② It has the advantages of flip-chip packaging, that is, light, thin, short, and small;

③晶圓級封裝生產設施成本低，晶圓級製造設備可充分利用，無需投資興建另一條封裝生產線；

④晶圓級封裝的晶片設計和封裝設計可以統一考慮並同時進行，這將提高設計效率並降低設計成本；

⑤ 從晶片製造、封裝到產品交付給使用者的整個晶圓級封裝過程中，中間環節大大減少，週期大大縮短，這必然會導致成本降低；

⑥晶圓級封裝的成本與每片晶圓上的晶片數量密切相關。晶圓上的晶片越多，晶圓級封裝的成本就越低。晶圓級封裝是最小的低成本封裝方式。晶圓級封裝技術是一種真正的大規模生產晶片封裝技術。

晶圓級封裝 (WLP) 的優點在於它是一種適用於小型積體電路的晶片級封裝 (CSP) 技術。由於採用了晶圓級平行封裝和電子測試技術，WLP 能夠在顯著減少晶片面積的同時提高產能。由於晶圓級晶片連接採用並行操作，因此每個 I/O 的成本可以大幅降低。此外，採用簡化的晶圓級測試流程將進一步降低成本。晶圓級封裝可用於在晶圓級對晶片進行封裝和測試。

晶圓級封裝技術的發展趨勢

晶圓級封裝技術必須致力於降低成本、持續提高可靠性，並拓展其在大尺寸積體電路中的應用。在焊球技術方面，無鉛焊球技術和高鉛焊球技術將得到發展。隨著積體電路晶圓尺寸的不斷擴大和製程技術的進步，積體電路製造商將研發新一代晶圓級封裝技術。這一代技術不僅能夠滿足φ300mm晶圓的需求，還能適應銅線佈線技術和低介電常數層間介質技術的最新要求。此外，晶圓級封裝的載流能力和耐溫性能也亟待提升。晶圓級測試與老化（WLBI）技術也是一個需要重點研究的課題。 WLBI技術是指直接在積體電路晶圓上進行電氣性能測試和老化，對於簡化晶圓級封裝的製程、降低生產成本具有重要意義。

薩科微 SLKOR 產品：肖特基二極體

結語

晶圓級封裝技術是一種低成本的大規模晶片封裝技術。晶圓級封裝的尺寸與晶片相同，是最小的微型表面貼裝元件。由於晶圓級封裝具有一系列優勢，在現代電子設備小型化和低成本需求的推動下，晶圓級封裝技術正蓬勃發展。目前，晶圓級封裝技術通常適用於I/O數量較少的小尺寸晶片。業界也需要開發新技術以降低生產成本，並開發適用於大尺寸晶片的晶圓級封裝以及細間距焊球陣列晶圓級封裝技術。

在為現代電子設備選擇封裝類型時，既要滿足設計要求，又要盡可能降低成本。目前的晶圓級封裝（WLP）僅是一種可選的封裝類型。要讓晶圓級封裝技術在未來成為大批量、多品種產品的主流製造技術，還有許多工作要做。將半導體晶片設計與WLP封裝結合，無疑將有利於WLP元件的佈局，並提升元件效能。在WLP中，由於晶圓上所有裝置的封裝步驟同時進行，批量處理可以降低封裝成本。 （本文摘自《電子工業專用設備》）

附件：扇入和扇出的區別

從技術特性來看，晶圓級封裝主要分為扇入式和扇出式兩種。傳統的晶圓級封裝大多採用扇入式，用於引腳數較少的積體電路。然而，隨著積體電路訊號輸出引腳數量的增加，對焊球間距的要求也越來越嚴格。此外，印刷電路板（PCB）的製造也需要調整積體電路封裝後的尺寸和訊號輸出引腳的位置。因此，衍生出了多種新型晶圓級封裝類型，例如扇出式和扇入扇出式。其製造流程甚至突破了傳統的晶圓級封裝概念。

根據安靠中國區總裁週曉陽介紹：採用扇入式封裝的晶片尺寸與產品在二維平面上的尺寸相同，晶片面積足以容納所有I/O介面。當晶片尺寸不足以容納所有I/O介面時，則需要採用扇出式封裝。當然，一般的扇出式封裝在擴展面積的同時，也會增加主動和/或被動元件，形成SIP封裝。

我們先來談談扇入式風扇。

根據Mammes Consulting的報告，扇入式封裝技術已成功應用並穩定發展十餘年。憑藉其獨特的、無與倫比的最小封裝尺寸和低成本優勢，該技術至今仍極具吸引力。憑藉這些優勢，扇入式封裝技術已逐步滲透到以尺寸為導向的手持裝置和平板電腦市場，並在這些領域保持著強勁的發展勢頭。據估計，目前超過90%的扇入式封裝技術應用於手機領域。就扇入式封裝技術的應用而言，高階智慧型手機中超過30%的封裝設備都採用了扇入式封裝。因此，扇入式封裝技術在手機領域仍處於蓬勃發展的黃金時期。

儘管扇入式封裝技術的成長速度目前較為穩定，但全球半導體市場的變化以及未來應用領域不確定性的增加，勢必會影響其未來前景。隨著智慧型手機出貨量成長從2013年的35%下降到2016年的8%，預計到2020年將進一步降至6%，智慧型手機市場引領的扇入式封裝技術應用正日趨飽和。儘管預期中的高成長並不樂觀，但智慧型手機仍是半導體產業發展的主要驅動力，預計2020年智慧型手機出貨量將達到2億支。

目前，扇入式封裝的主要裝置包括WiFi/藍牙（無線區域網路、藍牙）整合元件、收發器、電源管理積體電路（PMIC）和DC/DC轉換器（約佔總量的50%），以及各種數位、類比和混合訊號裝置，例如MEMS和影像感測器。扇入式封裝技術未來可能面臨的最大挑戰是將裝置功能整合到系統級封裝中。下圖顯示了系統級封裝的成長對扇入式封裝出貨量的影響。其整體複合年增長率從9%下降至6%。本報告詳細分析了系統級封裝的成長及其對扇入式封裝的影響。

就扇入市場而言，2015年的統計數據顯示，外包半導體封裝和測試佔據了主要市場份額，其中包括一家IDM製造商（德州儀器，TI）和一家代工廠（台積電，TSMC）。 STATS ChipPAC在被JCET收購後實現了強勁的跨越式發展。在設計方面，高通和博通佔據了整個扇入封裝市場50%的份額。

在封裝技術領域，過去幾年市場主要集中在扇出型晶圓級封裝技術的發展。然而，扇入型封裝技術已走出一條獨特的發展道路和路線圖。除了進一步擴展之外，它還能帶來其他類型的創新技術，例如六面模保護。本報告詳細分析了兩種扇入型封裝技術路線圖：一種是針對大批量生產（HVM）的路線圖，另一種是量產為導向的路線圖。此路線圖涵蓋了I/O計數器、線間距（L/S）、凸點間距、封裝厚度、尺寸等。此外，本報告還從積體電路技術節點的利用以及扇入型積體電路元件的前端擴展的角度分析了扇入型封裝技術。儘管扇入型封裝技術的HVM生產路徑擴展速度慢於扇出型封裝技術，但扇入型封裝技術能夠滿足大多數扇出型封裝技術的擴展需求，並且擁有現成的量產準備開發路徑。

接下來，我們來談談扇出型。

Fan-out packaging adopts the method of pulling out wires, which is relatively cheap; fan-out WLP allows a variety of different die to be buried like the WLP process, which is equivalent to reducing one layer of packaging. If multiple die are placed, it is equivalent to eliminating multi-layer packaging, which helps reduce customer costs. The only factor that affects IC cost at this time is die size.

Since 2013, major packaging and testing factories around the world have been actively expanding FOWLP production capacity, mainly to meet the stringent cost requirements of the mid- to low-price smartphone market. Because FOWLP does not require the use of carrier board materials, it can save nearly 30% of packaging costs, and the packaging thickness is also thinner, helping to improve the competitiveness of chip manufacturers' products.

Memes Consulting 的一份報告顯示，2016 年是扇出型封裝市場的轉捩點。蘋果和台積電的加入改變了這項技術的應用現狀，並可能使市場逐漸接受扇出型封裝技術。扇出型封裝市場將分為兩類：

- 扇出型封裝的「核心」市場，包括基頻、電源管理和射頻收發器等單晶片應用。該市場是扇出型晶圓級封裝解決方案的主要應用領域，並將保持穩定的成長趨勢。

- The "high-density" market for fan-out packaging started with Apple's APE, including processors, memories and other applications with larger input and output data volumes. This market has greater uncertainty and requires new integrated solutions and high-performance fan-out packaging solutions. However, this market has great market potential.

由於扇出型封裝技術在高密度市場和穩定成長的核心市場具有巨大潛力，預計該領域的供應鏈將大力投資扇出型封裝能力建設。一些製造商已經能夠提供扇出型晶圓級封裝，但許多其他製造商仍處於扇出型封裝平台的研發階段，以便進入扇出型封裝市場並擴展其產品組合。

除了台積電之外，新加坡STATS ChipPAC公司將藉助江蘇昌電科技的支持，進一步投資扇出型封裝技術的研發（2015年初，江蘇昌電科技以7.8億美元收購了新加坡STATS ChipPAC公司）；日月光（ASE集團）已與迪卡科技（Deca Technologies）建立了深度合作關係（2016年5月，迪卡科技獲得日月光集團6000萬美元的投資，日月光集團獲得了迪卡科技的M系列扇出型晶圓級封裝技術和製程授權）；安靠（Amkor Technology）、世達（SPIL）和力拓（Powertech）均以未來量產為目標，正產出技術的扇發型。三星似乎在如何參與競爭方面落後於其他廠商。

從市場容量來看，扇出式包裝保持著 56% 的複合年增長率，這將為未來的包裝和測試製造商帶來廣闊的前景。

但這項新技術未來仍將面臨巨大挑戰。安靠中國區總裁週曉陽表示，扇出型晶片技術在小型化、輕薄化和高速化應用領域將有龐大的需求。目前扇出型晶片的成本相對較高，需要進一步的技術優化。除了晶圓級技術外，許多廠商也在研發面板級技術。

目前，台積電也是扇出型封裝技術的主要推動者之一，而安靠等其他主要封裝測試公司也擁有不同形式的扇出型封裝技術。相對而言，目前的扇出型封裝技術尚不成熟，其良率和可靠性仍需進一步提升。

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