Tradicionalmente, a conexão elétrica entre o chip de circuito integrado (CI) e o ambiente externo é feita por meio de fios metálicos que conectam os pinos de E/S do chip à embalagem através de ligações e pinos de encapsulamento. Com a miniaturização dos chips de CI e a expansão da escala de integração, o espaçamento entre os pinos de E/S diminui e seu número aumenta. Quando o espaçamento entre os pinos de E/S cai para menos de 70 µm, a tecnologia de ligação por fio torna-se inviável, sendo necessário buscar novas abordagens técnicas. A tecnologia de encapsulamento em nível de wafer utiliza processos de redistribuição de filmes finos, permitindo que os pinos de E/S sejam distribuídos por toda a superfície do chip de CI, em vez de ficarem restritos à área periférica. Dessa forma, resolve-se o problema de conexão elétrica em chips de E/S de alta densidade e passo fino.

Dentre as diversas novas tecnologias de encapsulamento, a tecnologia de encapsulamento em nível de wafer (WLP) é a mais inovadora e a que mais atrai a atenção mundial. Ela representa um símbolo de avanços revolucionários na tecnologia de encapsulamento. A tecnologia WLP utiliza wafers como objeto de processamento. Inúmeros chips são encapsulados, envelhecidos, testados e, finalmente, cortados em dispositivos individuais no wafer. Isso reduz o tamanho do encapsulamento ao tamanho de um chip de circuito integrado (CI), diminuindo significativamente os custos de produção. As vantagens da tecnologia WLP fizeram com que ela recebesse grande atenção desde o seu surgimento, alcançando rapidamente um enorme desenvolvimento e ampla aplicação. Em produtos portáteis, como telefones celulares, EPROMs, IPDs (dispositivos passivos integrados), chips analógicos e outros dispositivos encapsulados em nível de wafer são amplamente utilizados. O número de categorias de dispositivos que utilizam WLP está aumentando, e essa tecnologia é uma nova tecnologia em rápido desenvolvimento.

Para melhorar a aplicabilidade da embalagem em nível de wafer e expandir seu escopo de aplicação, pesquisadores estão desenvolvendo e pesquisando diversas novas tecnologias, ao mesmo tempo em que buscam soluções para os problemas que surgem durante o processo de industrialização e realizam estudos sobre o estado atual, as aplicações e o desenvolvimento da tecnologia de embalagem em nível de wafer.

Embalagem em nível de wafer

A germinação inicial do WLP foi impulsionada pela fabricação de componentes de entrada/saída de baixa velocidade (low-I/O) e transistores de baixa velocidade para telefones celulares, como sensores passivos integrados e circuitos integrados de transmissão de energia. Atualmente, o WLP está em fase de desenvolvimento. Impulsionada por aplicações como Bluetooth, componentes de GPS (sistema de posicionamento global) e placas de som, a demanda está crescendo gradualmente. Quando atingir o estágio de produção de telefones celulares 3G, espera-se que uma variedade de novos aplicativos de conteúdo para telefones celulares se torne outro fator de crescimento para o WLP, incluindo sintonizadores de TV, transmissores de FM e memórias de pilha. À medida que os fabricantes de dispositivos de armazenamento começarem a implementar gradualmente o WLP, isso levará a mudanças paradigmáticas em toda a indústria.

Atualmente, a tecnologia de encapsulamento em nível de wafer (WLE) é amplamente utilizada em áreas como memória flash, EEPROM, DRAM de alta velocidade, SRAM, drivers de LCD, dispositivos de radiofrequência, dispositivos lógicos, dispositivos de gerenciamento de energia/bateria e dispositivos analógicos (reguladores de tensão, sensores de temperatura, controladores, amplificadores operacionais, amplificadores de potência). O encapsulamento em nível de wafer utiliza principalmente duas tecnologias básicas: a tecnologia de redistribuição de filme e a formação de bumps. A primeira é usada para converter as áreas de solda distribuídas ao longo da periferia do chip em áreas de solda de bumps distribuídas em uma matriz planar na superfície do chip. A segunda é usada para criar bumps na área do pad de bumps para formar uma matriz de esferas de solda.

Redistribuição de película fina WL-CSP

A redistribuição de membrana WL-CSP é o processo mais utilizado atualmente. Devido ao seu baixo custo, é muito adequado para os requisitos de padrões de confiabilidade de aplicações em placas de circuito impresso para produtos portáteis de alto volume. Assim como outros processos de redistribuição de membrana (WLP), os wafers para redistribuição de filme fino WL-CSP ainda são fabricados utilizando processos convencionais. Antes de serem enviados ao fornecedor de WLP, os wafers são testados para classificar os circuitos e elaborar diagramas de wafer dos circuitos qualificados. Antes da redistribuição dos wafers, o layout do dispositivo deve ser avaliado para confirmar se o wafer é adequado para a redistribuição de esferas de solda.

Num processo típico de redistribuição, as esferas de solda finais são dispostas em um arranjo de área. Nesse processo, utiliza-se BCB como camada dielétrica de redistribuição, cobre como metal de conexão, pulverização catódica para depositar a camada metálica inferior (UBM) e serigrafia para depositar a pasta de solda e realizar o refluxo. O processo da camada metálica inferior é crucial para reduzir as reações químicas intermetálicas e melhorar a confiabilidade da interconexão. 

O processo de redistribuição consiste em reorganizar os pads de E/S na superfície do dispositivo. A Figura 3 mostra a situação da redistribuição na memória flash colada. Como pode ser visto na figura, os pads originais nos quatro lados do chip de memória flash são convertidos em uma matriz de protuberâncias. Neste exemplo, duas camadas dielétricas são utilizadas na superfície do dispositivo, com uma camada de metalização de redistribuição intercalada entre elas para alterar a distribuição das E/S. Após esse processo, as protuberâncias de solda são eletrodepositadas e o chip se torna um produto WLP (Wireless Line Propagation).

A desvantagem de redistribuir o projeto de pads de ligação de fios em pads de matriz de esferas de solda é que o produto WLP resultante provavelmente não será o ideal em termos de projeto, construção ou custo de fabricação do dispositivo. No entanto, uma vez comprovada a viabilidade técnica, o circuito pode ser redesenhado para eliminar a redistribuição externa. Essa situação tornou-se um consenso. Para esse fim, um procedimento de determinação bifásico é definido especificamente. As mudanças de próxima geração podem incluir a integração de camadas de redistribuição na última camada metálica do chip ou um novo projeto de linhas de sinal mais curtas para melhorar o desempenho.

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A reformulação pode exigir a adição de novas ferramentas de software. As linhas de sinal, alimentação e terra redesenhadas são muito baratas de construir, pois eliminam etapas adicionais de redistribuição e processos associados. Polímeros são usados ​​para planarização de wafers de silício, fornecendo a proteção necessária ao chip, e como revestimentos de superfície padrão. Para redistribuição de filme fino WLP, a abordagem WLP de polímero de camada única é um projeto mais econômico.

Fabricação de microbumps em nível de wafer

Desde a sua criação, há 50 anos, a interconexão por fio tem sido considerada uma tecnologia versátil e confiável. No entanto, com o rápido desenvolvimento das comunicações móveis, do comércio eletrônico na internet, dos sistemas de acesso sem fio, dos sistemas Bluetooth e da tecnologia de GPS (Sistema de Posicionamento por Guarda-Chuva), os telefones celulares se tornaram o principal e mais rápido motor de crescimento das memórias de alta densidade. Eles estão substituindo os PCs como a principal fonte de tecnologia para memórias de alta densidade. A demanda por menor custo, formato menor, desempenho de dispositivos mais rápidos, maior duração da bateria, melhor dissipação de calor, processos "verdes" e maior confiabilidade dos dispositivos levou os projetistas a voltarem sua atenção para a tecnologia de interconexão flip-chip para substituir a tecnologia tradicional de interconexão por fio.

O principal fator técnico que impulsiona o desenvolvimento da tecnologia de interconexões de chumbo-estanho (Borboletas de Chumbo-Estanho) é a contínua miniaturização dos dispositivos. No padrão tecnológico de 130 nm, cerca de 30% dos chips lógicos requerem essa tecnologia. Contudo, com o padrão de 90 nm, esse número saltou para 60%. Quando a produção em massa de dispositivos de 65 nm foi desenvolvida, a demanda por interconexões de ouro ultrapassou os 80%.

A tecnologia WLP (Wafer-Level Packaging) é baseada na tecnologia BGA e representa uma versão aprimorada e otimizada da tecnologia CSP (Craft-Size Packaging). Alguns também a denominam WLP como WLP-CSP (Wafer-Level Chip Size Packaging). Ela não apenas reflete plenamente as vantagens técnicas das tecnologias BGA e CSP, como também marca um avanço revolucionário na tecnologia de encapsulamento. A tecnologia WLP adota processos de fabricação em massa, o que permite reduzir o tamanho do encapsulamento ao tamanho dos chips de circuitos integrados (CIs), diminuindo significativamente os custos de produção e integrando o encapsulamento e a fabricação de chips. Isso transformará completamente a separação entre as indústrias de fabricação e encapsulamento de chips. Justamente por sua importância, a tecnologia WLP tem recebido grande atenção desde seu surgimento, alcançando rápido desenvolvimento e ampla aplicação.

Metalização sob o bump (UBM)

Na interconexão flip-chip, a camada UBM é a interface crítica entre os pads metálicos e as esferas de ouro ou solda no circuito integrado. Essa camada é um dos elementos-chave da tecnologia de encapsulamento flip-chip e proporciona conexões elétricas e mecânicas de alta confiabilidade tanto para os circuitos quanto para as esferas de solda do chip. A camada UBM entre as esferas e os pads de E/S precisa ter boa adesão aos pads metálicos e às camadas de passivação do wafer; proteger os pads metálicos durante as etapas subsequentes do processo; manter baixa resistência de contato entre os pads metálicos e as esferas; servir como uma barreira de difusão eficaz entre os pads metálicos e as esferas; e servir como camada de semente para a deposição de esferas de solda ou esferas de ouro.

A camada UBM é geralmente obtida pela deposição de múltiplas camadas de metal em toda a superfície do wafer. As técnicas utilizadas para depositar camadas UBM incluem evaporação, revestimento químico e deposição por pulverização catódica. Em embalagens avançadas, a formação de bumps em wafers é crucial tanto do ponto de vista de custo quanto tecnológico. Na produção de bumps em wafers, a deposição de metal representa mais de 50% do custo total. As etapas mais comuns de deposição de metal na produção de bumps em wafers são a deposição da metalização sob o bump (UBM) e a deposição dos próprios bumps, que geralmente são realizadas por meio de um processo de eletrodeposição.

A tecnologia de eletrodeposição permite alcançar espaçamentos muito estreitos entre as protuberâncias e manter altos rendimentos. Além disso, essa tecnologia possui uma ampla gama de aplicações e pode produzir protuberâncias de diferentes tamanhos, espaçamentos e formatos geométricos. A tecnologia de eletrodeposição tem sido cada vez mais utilizada na produção de protuberâncias em wafers e se tornou a solução mais prática.

Primeiramente, a camada UBM é depositada no wafer. Em seguida, uma camada espessa de cola é depositada e exposta à luz, formando um molde para a eletrodeposição da solda. Após a eletrodeposição, o fotorresiste é removido e a camada UBM exposta é gravada. O último processo é a refusão para formar as esferas de solda. As etapas detalhadas do processo de eletrodeposição para produzir microbumps são:

▲Evapore/pulverize a camada metálica da camada condutora de semente no wafer;
▲ Aplique uma camada de fotorresistente sobre o wafer por meio de revestimento por centrifugação;
▲Padrão de matriz de eletrodos de fotolitografia;
▲Deposição de metal microincorporado através de pequenos orifícios no fotorresiste;
▲Remover fotorresistente;
▲Corromper a camada condutora exposta do cristal semente.
▲Aplique uma camada espessa de fotorresistente na incrustação de metal;
▲Grave Au bumps;
▲Remova parte da cola espessa para revelar a parte saliente da incrustação de metal;
▲Eletrodeposição de protuberâncias de ouro;
▲Deposite uma camada muito fina de Au ou Cu sobre a incrustação.

A coplanaridade refere-se à consistência das alturas de todos os bumps dentro do wafer, um requisito rigoroso no processo de flip-chip bonding. Nesse processo, variações na altura dos bumps podem levar à distribuição desigual de força, fragmentação do chip e circuitos abertos. Um requisito típico para a coplanaridade dos bumps é que a diferença de altura entre eles em todo o chip não pode ser superior a 5 μm.

litografia de filme espesso

Tecnologias de processamento em nível de wafer, como a deposição de microesferas de passo fino, a redistribuição de pads de contato e a integração de componentes passivos, oferecem soluções convenientes para diversas aplicações. Atualmente, muitos dispositivos de circuitos integrados (CIs) e MEMS utilizam essas tecnologias. Com elas, os dispositivos podem ser encapsulados e testados em nível de wafer, seguidos por processos de corte subsequentes. Geralmente, a tecnologia avançada de encapsulamento envolve processos de filme espesso de 5 a 100 μm, como a deposição por rotação de cola espessa, a exposição uniforme da cola espessa com grandes ondulações na superfície e a obtenção de paredes laterais de cola espessa com inclinação acentuada. O sistema de exposição de campo total com ampliação uniforme é uma solução que atende a essa demanda. Sua alta produtividade e baixo custo de autoalinhamento o tornam o sistema mais competitivo para projetores de superfície na área de litografia de filme espesso.

Os processos de encapsulamento em nível de wafer incluem metalização, fotolitografia, deposição dielétrica e revestimento por rotação de fotorresina em filme espesso, deposição de solda e soldagem por refluxo. O processo de padronização normalmente envolve o uso de várias camadas de metal para criar a camada de metalização sob o bump (UBM), que serve como base para os bumps. A condutividade da conexão entre os bumps e o wafer deve ser muito boa, e a camada de passivação e a camada metálica sob os bumps devem ter boa adesão. O fluxo de processo padrão de padronização com fotorresina inclui limpeza, revestimento com cola, pré-cozimento, exposição, pós-cozimento, revelação e endurecimento do filme. Cada etapa do processo precisa definir um conjunto de parâmetros, que afetarão os processos subsequentes. Após a padronização da fotorresina, os orifícios são preenchidos com solda ou ouro por meio de eletrodeposição ou evaporação. A próxima etapa é remover a fotorresina e realizar um processo de refluxo em um forno para converter os bumps colunares em bumps esféricos.

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Uma espessa camada de fotorresina permanecerá no chip como máscara para a fabricação de micromoldes de juntas de solda metálicas. Essa camada de redistribuição pode ser adaptada a um padrão de protuberâncias ou utilizada como conexão entre pads de perímetro e matrizes de pads distribuídos em área, feitas de filmes de polisilício com espessura de 5 a 100 μm e com diferentes propriedades elétricas, químicas, mecânicas e térmicas. O isolamento das trilhas da área de redistribuição requer materiais com alta resistência, alta estabilidade térmica e baixos coeficientes de isolamento. Esses materiais já foram desenvolvidos com sucesso. Um tipo de material é a poliimida (como a série PI desenvolvida pela DuPont), e o outro material isolante é o Cyclotene (BCB) da Dow Chemicals, nos Estados Unidos. PI e BCB são amplamente utilizados em encapsulamento flip chip com protuberâncias e em outros processos de encapsulamento.

Moldes com microcaracterísticas, utilizando pads de fotorresistente de película espessa, saliências e estruturas de camada metálica sob esferas, podem atender a diferentes necessidades em WLP (Wireless Line Processing). Embora os materiais de metalização mais comuns sejam estanho-chumbo, ouro e cobre, diversos outros materiais também podem ser utilizados. Os materiais usados ​​em aplicações padronizadas exigem transferência gráfica de alta resolução e facilidade de remoção. Muitas aplicações práticas requerem espessuras de fotorresistente superiores a 100 μm. Para atingir tais espessuras, os fabricantes desenvolvem materiais de revestimento adequados.

Para atender a essas necessidades, os fabricantes desenvolveram materiais e equipamentos de processo correspondentes. Muitos materiais permitem a obtenção de revestimentos de fotorresistente "finos" (ou seja, de 2 a 10 μm) em equipamentos de processamento de semicondutores padrão. Os fotorresistentes AZP4330 (Anzhi Electronic Materials Group) e Shipley's 955 (Rohm & Haas Company/Shipley Company) são usados ​​para atingir uma espessura de filme de fotorresistente de 5 a 100 μm. Um revestimento de fotorresistente com uma espessura de filme de 25 μm pode ser obtido usando um processo de revestimento multicamadas, mas isso aumentará o tempo e o custo de produção. Os fotorresistentes AZ P4620 e SPR 220 podem atingir uma espessura de 25 μm em uma única camada. Para revestimentos mais espessos, a escolha de materiais e espessuras se torna menor. Há muitas vantagens em termos de custo ao usar a deposição de camada única para obter o revestimento de fotorresistente desejado. Portanto, é muito necessário desenvolver materiais fotorresistentes com uma espessura de camada única de 50 μm ou superior. Materiais como o JSR THB-611P e o AZPLP100XT do Grupo de Materiais Eletrônicos Anzhi permitem obter uma camada única de fotorresistente com espessura de 60 μm ou superior. Trabalhos de pesquisa recentes utilizam principalmente o AZ9260 para obter uma camada única de fotorresistente com 65 μm de espessura e o AZ50XT para obter uma camada única de fotorresistente com 100 μm de espessura.

O processo de deposição de filme espesso apresenta alguns requisitos especiais para o sistema. O sistema de alinhamento deve ser capaz de identificar uniformemente o padrão geométrico como marca de alinhamento em toda a faixa de espessura da cola e alturas específicas do relevo da superfície do wafer. Como a fonte de exposição utiliza luz paralela para a exposição, sem depender do foco, isso pode ser alcançado utilizando uma máquina de litografia por proximidade combinada com o princípio da exposição por sombra. Os requisitos do processo de fotolitografia para máquinas de exposição com alinhamento de máscara por proximidade incluem: alta intensidade, alta uniformidade, comprimento de onda da luz UV consistente com o comprimento de onda de sensibilidade do fotorresiste, precisão de alinhamento submicrométrica e uma folga precisa, controlável e consistente entre a máscara e o wafer durante o processo de exposição.

A tecnologia NanoAlign da EVG foi projetada com a mais alta precisão e resolução de alinhamento, além do menor custo de utilização, para destacar as vantagens da tecnologia de exposição de campo total. Atualmente, todas as máquinas de exposição da empresa utilizam essa tecnologia. Seus objetivos incluem o controle ativo de anomalias e resolução de alinhamento dinâmico abaixo de 100 nm. O equipamento inclui máquinas especializadas para revestimento com cola e máquinas de exposição por contato/proximidade modificadas a partir de modelos padrão. As mais recentes máquinas de exposição EVG6200 Infinity de 200 mm e EVG IQ Aligner de 300 mm possuem boa flexibilidade e interface amigável, atendendo plenamente à produção industrial de wafers de φ200 mm e φ300 mm que exigem processos de revestimento com cola espessa.

Afinamento de wafer

A tecnologia de redução da espessura dos chips é crucial na tecnologia de encapsulamento de chips empilhados, pois reduz a altura de montagem do encapsulamento e permite o empilhamento de chips sem aumentar a altura total do sistema. Cartões inteligentes e RFID são as aplicações de chip único mais finas, sendo uma parte importante dos requisitos para wafers finos. Chips mais finos aumentam a confiabilidade do ciclo térmico e viabilizam produtos finos. No entanto, a espessura do chip depende do diâmetro do wafer e do processo de encapsulamento em nível de wafer (WLP). Isso ocorre porque a superfície fina do wafer é propensa a danos, causando microfissuras e quebras durante operações subsequentes. Como a retificação da face posterior do wafer é a etapa final do processo de fabricação, o grau de redução da espessura necessário é limitado pelo processo WLP. Portanto, o encapsulamento em nível de wafer é considerado uma extensão do processo de fabricação do wafer, e o escopo de aplicabilidade das etapas do processo de encapsulamento deve ser levado em consideração ao projetar o processo de fabricação do wafer.

A incompatibilidade dos coeficientes de expansão térmica entre o silício e o substrato de montagem é uma causa importante de falhas por fadiga em esferas de solda encapsuladas durante testes de ciclo térmico e em uso em campo. Além disso, essa falha está intimamente relacionada à resistência de cada componente. Quanto mais fino o chip, maior sua flexibilidade e, consequentemente, maior a resistência à fadiga da esfera de solda. Portanto, o afinamento do wafer, reduzindo assim a espessura do chip, é uma medida importante para melhorar a confiabilidade das esferas de solda. O afinamento do wafer antes do processamento de encapsulamento em nível de wafer (WLP) pode facilmente deformá-lo ou até mesmo quebrá-lo, o que é indesejável. O afinamento do wafer após a conclusão do processamento de WLP é um método melhor, porém de difícil implementação. Tecnologias e equipamentos para afinamento de wafers na fabricação de WLP estão em desenvolvimento.

Vantagens da embalagem em nível de wafer

A tecnologia de encapsulamento em nível de wafer (WLA) é baseada na tecnologia BGA e representa uma evolução do CSP, refletindo plenamente as vantagens técnicas do BGA e do CSP. Possui diversas vantagens exclusivas:

① A eficiência do processamento da embalagem é alta e ela é fabricada usando um processo de produção em massa na forma de wafers;

② Possui as vantagens da embalagem flip-chip, ou seja, é leve, fina, curta e pequena;

③O custo das instalações de produção de embalagens em nível de wafer é baixo, e os equipamentos de fabricação em nível de wafer podem ser totalmente utilizados sem a necessidade de investir na construção de outra linha de produção de embalagens;

④ O projeto do chip e o projeto da embalagem em nível de wafer podem ser considerados de forma uniforme e realizados simultaneamente, o que melhorará a eficiência do projeto e reduzirá os custos de projeto;

⑤ Em todo o processo de embalagem em nível de wafer, desde a fabricação do chip, passando pela embalagem, até o envio do produto aos usuários, os elos intermediários são bastante reduzidos e o ciclo é muito encurtado, o que inevitavelmente levará à redução de custos;

⑥O custo da embalagem em nível de wafer está intimamente relacionado ao número de chips em cada wafer. Quanto mais chips houver em um wafer, menor será o custo da embalagem em nível de wafer. A embalagem em nível de wafer é a embalagem de menor custo disponível. A tecnologia de embalagem em nível de wafer é uma verdadeira tecnologia de embalagem de chips para produção em massa.

A vantagem do WLP (Wafer-Level Packaging) é ser uma tecnologia de encapsulamento em escala de chip (CSP) adequada para circuitos integrados menores. Devido ao uso de encapsulamento paralelo e tecnologia de teste eletrônico em nível de wafer, é possível reduzir significativamente a área do chip, aumentando a produtividade. Como as conexões do chip são feitas em paralelo em nível de wafer, o custo de cada E/S pode ser bastante reduzido. Além disso, a adoção de procedimentos de teste em nível de wafer simplificados reduz ainda mais os custos. O encapsulamento em nível de wafer pode ser usado para encapsular e testar chips em nível de wafer.

Tendências de desenvolvimento da tecnologia de encapsulamento em nível de wafer

A tecnologia de encapsulamento em nível de wafer deve buscar reduzir custos, aprimorar continuamente os níveis de confiabilidade e expandir sua aplicação em circuitos integrados (CIs) de grande porte. Em termos de tecnologia de esferas de solda, serão desenvolvidas tecnologias com esferas de solda sem chumbo e com alto teor de chumbo. Com a expansão contínua do tamanho dos wafers de CIs e o avanço das tecnologias de processo, os fabricantes de CIs pesquisarão e desenvolverão uma nova geração de tecnologia de encapsulamento em nível de wafer. Essa geração de tecnologia não só atenderá às necessidades de wafers de φ300 mm, como também se adaptará aos requisitos recentes das tecnologias de fiação de cobre e de dielétricos intercamadas de baixa constante dielétrica. Além disso, há também a necessidade de aprimorar a capacidade do encapsulamento em nível de wafer de suportar corrente e temperatura. A tecnologia WLBI (teste e envelhecimento em nível de wafer) também é um tópico importante que precisa ser estudado. A tecnologia WLBI consiste em realizar testes elétricos e envelhecimento diretamente nos wafers de CIs, o que é de grande importância para simplificar o fluxo de processo e reduzir os custos de produção do encapsulamento em nível de wafer.

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Conclusão

A tecnologia de encapsulamento em nível de wafer (WLP) é uma tecnologia de baixo custo para produção em massa de chips. O encapsulamento em nível de wafer tem o mesmo tamanho do chip e é o menor dispositivo de montagem em superfície microestruturado. Devido a uma série de vantagens, a tecnologia de WLP está se desenvolvendo vigorosamente, impulsionada pela demanda por miniaturização e baixo custo em dispositivos eletrônicos modernos. Atualmente, a tecnologia de WLP é geralmente adequada para chips de pequeno porte com baixo número de entradas/saídas (I/O). A indústria também precisa desenvolver novas tecnologias para reduzir os custos de produção e desenvolver o encapsulamento em nível de wafer para chips de grande porte e o encapsulamento em nível de wafer com matriz de esferas de solda de passo fino (FPAW).

Ao selecionar um tipo de encapsulamento para dispositivos eletrônicos modernos, é importante atender aos requisitos de projeto e, ao mesmo tempo, minimizar os custos. O nível atual de encapsulamento em nível de wafer (WLP) é apenas uma alternativa. Ainda há muito trabalho a ser feito para que a tecnologia WLP se torne uma tecnologia de fabricação dominante para produtos de grande volume e ampla gama no futuro. Combinar o projeto de chips semicondutores com encapsulamentos WLP certamente trará benefícios para o layout dos dispositivos WLP e melhorará seu desempenho. No WLP, como as etapas de encapsulamento de todos os dispositivos no wafer são realizadas simultaneamente, o processamento em lote pode reduzir os custos de encapsulamento. (Este artigo é um trecho de "Equipamentos Especiais para a Indústria Eletrônica")

Anexo: A diferença entre Fan-in e Fan-out

Do ponto de vista das características técnicas, a embalagem em nível de wafer (WLP) divide-se principalmente em dois tipos: Fan-in e Fan-out. A embalagem WLP tradicional adota principalmente o tipo Fan-in e é utilizada em circuitos integrados (CIs) com baixo número de pinos. No entanto, à medida que o número de pinos de saída de sinal dos CIs aumenta, os requisitos para o espaçamento entre as esferas (Ball Pitch) tornam-se mais rigorosos. Além disso, a construção da placa de circuito impresso (PCB) exige o ajuste do tamanho da embalagem pós-CI e da posição dos pinos de saída de sinal. Portanto, vários novos tipos de embalagem WLP, como a difusa (Fan-out) e a Fan-in combinada com Fan-out, foram desenvolvidos. O processo de fabricação também se distancia do conceito tradicional de embalagem WLP.

Segundo Zhou Xiaoyang, presidente da Amkor China: O tamanho do chip usando a tecnologia Fan-in é o mesmo que o tamanho do produto no plano bidimensional, e o chip tem área suficiente para acomodar todas as interfaces de E/S. Quando o tamanho do chip não é suficiente para acomodar todas as interfaces de E/S, é necessário o Fan-out. Naturalmente, o Fan-out geralmente adiciona componentes ativos e/ou passivos para formar um SIP (Single-Input Package), expandindo a área disponível.

Vamos falar primeiro sobre o tipo fan-in.

De acordo com um relatório da Mammes Consulting, a tecnologia de encapsulamento com ventilador interno (fan-in) tem sido aplicada com sucesso e apresentado um crescimento constante há mais de dez anos. Ela permanece atrativa devido à sua combinação intrínseca e incomparável de tamanho reduzido e baixo custo. Com essas vantagens, a tecnologia penetrou gradualmente no mercado de dispositivos portáteis e tablets, onde o tamanho é um fator determinante, e ainda mantém forte relevância nesses segmentos. Estima-se que mais de 90% da tecnologia de encapsulamento com ventilador interno seja atualmente utilizada no setor de telefonia móvel. Falando sobre a aplicação dessa tecnologia, mais de 30% de todos os dispositivos encapsulados em smartphones de última geração utilizam o encapsulamento com ventilador interno. Portanto, a tecnologia de encapsulamento com ventilador interno ainda vive seu período áureo no setor de telefonia móvel.

Embora o ritmo de crescimento da tecnologia de encapsulamento fan-in tenha se mantido estável até o momento, as mudanças no mercado global de semicondutores e o aumento das incertezas em relação às aplicações futuras afetarão inevitavelmente as perspectivas futuras dessa tecnologia. Com a queda no crescimento das vendas de smartphones de 35% em 2013 para 8% em 2016, e a expectativa de que esse número diminua ainda mais para 6% até 2020, a aplicação da tecnologia de encapsulamento fan-in, impulsionada pelo mercado de smartphones, está se tornando cada vez mais saturada. Embora a alta taxa de crescimento esperada não seja otimista, os smartphones ainda são a principal força motriz para o desenvolvimento da indústria de semicondutores, e a previsão é de que as vendas de smartphones alcancem 2 bilhões de unidades em 2020.

Atualmente, os principais dispositivos encapsulados com tecnologia fan-in são componentes integrados de WiFi/BT (rede local sem fio, Bluetooth), transceptores, PMICs (circuitos integrados de gerenciamento de energia) e conversores DC/DC (representando cerca de 50% do total), além de diversos dispositivos digitais, analógicos e de sinal misto, incluindo MEMS e sensores de imagem. O maior desafio que a tecnologia de encapsulamento fan-in poderá enfrentar no futuro é a integração das funções dos dispositivos em encapsulamentos de nível de sistema. A figura abaixo mostra o impacto do crescimento dos encapsulamentos de nível de sistema nas remessas de dispositivos encapsulados com tecnologia fan-in. Sua taxa de crescimento anual composta geral caiu de 9% para 6%. Este relatório fornece uma análise detalhada do crescimento dos sistemas em pacote e seu impacto nos dispositivos encapsulados com tecnologia fan-in.

No que diz respeito ao mercado de fan-in, as estatísticas de 2015 mostram que a terceirização da embalagem e dos testes de semicondutores detém uma fatia significativa do mercado, incluindo fabricantes IDM (TI, Texas Instruments) e fundições (TSMC). A STATS ChipPAC apresentou um forte crescimento após ser adquirida pela JCET. No que se refere ao design, a Qualcomm e a Broadcom detêm 50% de todo o mercado de embalagens fan-in.

Em relação à tecnologia de encapsulamento, nos últimos anos, o mercado tem se concentrado principalmente no desenvolvimento da tecnologia de encapsulamento em nível de wafer com estrutura fan-out. No entanto, o encapsulamento com estrutura fan-in trilhou seu próprio caminho e roteiro de desenvolvimento. Além da expansão contínua, ele ainda pode trazer outros tipos de tecnologias inovadoras, como a proteção de moldes em seis lados. Este relatório fornece uma análise detalhada de dois roteiros de desenvolvimento para a tecnologia de encapsulamento com estrutura fan-in: um para fabricação em alto volume (HVM) e outro para prontidão para produção. O roteiro inclui contadores de E/S, relação linha/espaço (L/S), espaçamento entre bumps, espessura do encapsulamento, dimensões, etc. Além disso, este relatório também analisa a tecnologia de encapsulamento com estrutura fan-in sob a perspectiva da utilização de nós tecnológicos de circuitos integrados e da expansão do front-end de dispositivos de circuitos integrados com estrutura fan-in. Embora o caminho de produção em alto volume da tecnologia de encapsulamento com estrutura fan-in se expanda mais lentamente do que o da tecnologia de encapsulamento com estrutura fan-out, esta última possui a capacidade de atender às condições de expansão da maioria dos encapsulamentos com estrutura fan-out e apresenta um caminho de desenvolvimento para prontidão de produção já disponível.

Em seguida, vamos falar sobre o tipo de ramificação em leque.

A tecnologia fan-out de encapsulamento adota o método de extração de fios, que é relativamente barato; o fan-out WLP permite que diversos chips diferentes sejam encapsulados, assim como no processo WLP, o que equivale a reduzir uma camada de encapsulamento. Se vários chips forem colocados juntos, é equivalente a eliminar o encapsulamento multicamadas, o que ajuda a reduzir os custos para o cliente. O único fator que afeta o custo do circuito integrado atualmente é o tamanho do chip.

Desde 2013, as principais fábricas de embalagens e testes do mundo têm expandido ativamente a capacidade de produção de FOWLP (Frequency-Own-Package Layer), principalmente para atender às rigorosas exigências de custo do mercado de smartphones de preço médio a baixo. Como o FOWLP não requer o uso de materiais de placa de suporte, ele pode economizar quase 30% dos custos de embalagem, além de resultar em uma embalagem mais fina, o que contribui para melhorar a competitividade dos produtos dos fabricantes de chips.

Um relatório da Memes Consulting mostra que 2016 foi um ponto de virada no mercado de embalagens fan-out. A entrada da Apple e da TSMC mudou o status de aplicação dessa tecnologia e pode fazer com que o mercado comece gradualmente a aceitá-la. O mercado de embalagens fan-out será dividido em dois tipos:

- O mercado "principal" para encapsulamento fan-out, incluindo aplicações de chip único, como banda base, gerenciamento de energia e transceptores de RF. Este mercado é a principal área de aplicação para soluções de encapsulamento fan-out em nível de wafer e manterá uma tendência de crescimento estável.

O mercado de "alta densidade" para encapsulamento fan-out começou com o APE da Apple, incluindo processadores, memórias e outras aplicações com volumes maiores de dados de entrada e saída. Este mercado apresenta maior incerteza e exige novas soluções integradas e soluções de encapsulamento fan-out de alto desempenho. No entanto, este mercado tem um grande potencial.

Como a tecnologia de encapsulamento fan-out possui um enorme potencial para mercados de "alta densidade" e mercados "centrais" com crescimento estável, espera-se que a cadeia de suprimentos nessa área invista fortemente em recursos de encapsulamento fan-out. Alguns fabricantes já oferecem encapsulamento fan-out em nível de wafer, mas muitos outros ainda estão na fase de desenvolvimento de plataformas de encapsulamento fan-out para entrar no mercado e expandir seus portfólios de produtos.

Além da TSMC, a STATS ChipPAC (Singapore STATS ChipPAC) contará com o apoio da JCET (Jiangsu Changdian Technology) para investir ainda mais no desenvolvimento da tecnologia de encapsulamento fan-out (no início de 2015, a Jiangsu Changdian Technology adquiriu a Singapore STATS ChipPAC por US$ 780 milhões); a ASE (ASE Group) estabeleceu uma relação de cooperação aprofundada com a Deca Technologies (em maio de 2016, a Deca Technologies recebeu um investimento de US$ 60 milhões da ASE Group, e a ASE Group obteve a tecnologia de encapsulamento fan-out em nível de wafer da série M da Deca Technologies e a autorização de processo); a Amkor (Ankor Technology), a SPIL (Silicon Products Technology) e a Powertech (Powertech) visam a produção em massa no futuro e estão na fase de desenvolvimento da tecnologia de encapsulamento fan-out. A Samsung parece estar ficando para trás enquanto decide como competir.

Em termos de capacidade de mercado, a embalagem fan-out mantém uma taxa de crescimento anual composta de 56%, o que trará amplas perspectivas para fabricantes de embalagens e testes no futuro.

Mas essa nova tecnologia ainda enfrentará grandes desafios no futuro. Zhou Xiaoyang, presidente da Amkor China, afirmou que a tecnologia Fan-out terá grande demanda em aplicações que exigem dispositivos menores, mais finos e mais rápidos. O custo atual do Fan-out é relativamente alto e requer otimização técnica adicional. Além da tecnologia baseada em wafers, muitos fabricantes também estão investindo em tecnologia baseada em painéis.

Atualmente, a TSMC também é uma das principais promotoras da tecnologia Fan-out, enquanto a Amkor e outras grandes empresas de embalagens e testes também possuem diferentes formas de tecnologias Fan-out exclusivas. Em termos relativos, a tecnologia Fan-out atual ainda não está muito madura e seu rendimento e confiabilidade precisam ser aprimorados.

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