IC 패키징 관련 지식: 웨이퍼 레벨 패키징 기술

2022-03-16 392

전통적으로 IC 칩과 외부 간의 전기적 연결은 칩의 I/O를 패키지 캐리어에 본딩 및 패키지 핀을 통해 금속 와이어로 연결하는 방식으로 이루어졌습니다. IC 칩의 특징 크기가 작아지고 집적화 규모가 커짐에 따라 I/O 간격은 계속 좁아지고 I/O 개수는 계속 증가하고 있습니다. I/O 간격이 70μm 미만으로 줄어들면 와이어 본딩 기술은 더 이상 적용할 수 없게 되므로 새로운 기술적 접근 방식이 필요합니다. 웨이퍼 레벨 패키징 기술은 박막 재분포 공정을 사용하여 I/O를 좁은 IC 칩의 주변부에만 국한되지 않고 IC 칩 전체 표면에 분산시킬 수 있으므로 고밀도, 미세 피치 I/O 칩의 전기적 연결 문제를 해결합니다.

다양한 신기술 패키징 기술 중에서도 웨이퍼 레벨 패키징 기술은 가장 혁신적이며 전 세계의 주목을 받고 있습니다. 이는 패키징 기술의 혁명적인 돌파구를 상징하는 기술입니다. 웨이퍼 레벨 패키징 기술은 웨이퍼를 가공 대상으로 사용합니다. 웨이퍼 상에서 수많은 칩을 패키징, 에이징, 테스트한 후 개별 소자로 절단합니다. 이를 통해 패키지 크기를 IC 칩 크기로 줄이고 생산 비용을 획기적으로 절감할 수 있습니다. 웨이퍼 레벨 패키징 기술은 등장과 동시에 큰 주목을 받으며 급속도로 발전하고 광범위하게 적용되고 있습니다. 휴대폰과 같은 휴대용 제품에는 웨이퍼 레벨 패키징 방식의 EPROM, IPD(집적 수동 소자), 아날로그 칩 등이 널리 사용되고 있습니다. 웨이퍼 레벨 패키징을 사용하는 소자 종류는 계속해서 늘어나고 있으며, 웨이퍼 레벨 패키징 기술은 빠르게 발전하는 신기술입니다.

웨이퍼 레벨 패키징의 적용성을 향상시키고 적용 범위를 확대하기 위해, 산업화 과정에서 발생하는 문제점을 해결하는 동시에 다양한 신기술을 연구 개발하고 있으며, 웨이퍼 레벨 패키징 기술의 현황, 적용 및 발전 방향에 대한 연구도 진행되고 있다.

웨이퍼 레벨 패키징

WLP(무선 전력 처리)의 초기 발전은 수동 온칩 센서 및 전력 전송 IC와 같은 휴대폰용 저속 I/O(저속 I/O) 및 저속 트랜지스터 부품 제조에서 비롯되었습니다. 현재 WLP는 개발 단계에 있으며, 블루투스, GPS(위성항법시스템) 부품, 사운드 카드 등의 응용 분야에 대한 수요가 점차 증가하고 있습니다. 3G 휴대폰 생산 단계에 이르면 TV 튜너, FM 송신기, 스택 메모리 등 다양한 새로운 모바일 콘텐츠 응용 분야가 WLP의 또 다른 성장 동력이 될 것으로 예상됩니다. 저장 장치 제조업체들이 WLP를 점진적으로 도입함에 따라 전체 산업에 패러다임 변화가 일어날 것입니다.

현재 웨이퍼 레벨 패키징 기술은 플래시 메모리, EEPROM, 고속 DRAM, SRAM, LCD 드라이버, 무선 주파수 소자, 로직 소자, 전력/배터리 관리 소자 및 아날로그 소자(전압 레귤레이터, 온도 센서, 컨트롤러, 연산 증폭기, 전력 증폭기) 등 다양한 분야에서 널리 사용되고 있습니다. 웨이퍼 레벨 패키징은 주로 필름 재분배 기술과 범프 형성 기술 두 가지 기본 기술을 활용합니다. 필름 재분배 기술은 칩 주변부에 분포된 솔더 영역을 칩 표면의 평면 배열로 분포된 범프 솔더 영역으로 변환하는 기술입니다. 범프 형성 기술은 범프 패드 영역에 범프를 형성하여 솔더 볼 어레이를 만드는 기술입니다.

박막 재분포 WL-CSP

막 재분배 WL-CSP는 오늘날 가장 널리 사용되는 공정입니다. 저렴한 비용 덕분에 대량 생산 및 휴대용 제품의 보드 레벨 애플리케이션 신뢰성 표준 요구 사항에 매우 적합합니다. 다른 WLP와 마찬가지로 박막 재분배 WL-CSP 웨이퍼는 기존 웨이퍼 제조 공정을 사용하여 생산됩니다. 웨이퍼를 WLP 공급업체에 보내기 전에 회로를 분류하고 적합 회로의 웨이퍼 도면을 작성하는 테스트를 거칩니다. 웨이퍼 재분배 전에는 웨이퍼가 솔더 볼 재분배에 적합한지 확인하기 위해 디바이스 레이아웃을 평가해야 합니다.

일반적인 재분배 공정에서 최종 솔더 범프는 영역 배열 레이아웃으로 형성됩니다. 이 공정에서는 BCB(Bottom Cell Barrier)가 재분배 유전체 층으로 사용되고, Cu가 재분배 연결 금속으로 사용되며, 스퍼터링으로 범프 하부 금속층(UBM)을 증착하고, 스크린 인쇄로 솔더 페이스트를 도포한 후 리플로우합니다. 하부 금속층 증착 공정은 금속간 화학 반응을 줄이고 상호 연결 신뢰성을 향상시키는 데 매우 중요합니다.

재분배 공정은 디바이스 표면의 I/O 패드를 재배열하는 것입니다. 그림 3은 본딩된 플래시 메모리의 재분배 상황을 보여줍니다. 그림에서 볼 수 있듯이, 플래시 메모리 칩의 네 면에 있던 기존 패드는 범프 어레이로 변환됩니다. 이 예에서는 디바이스 표면에 두 개의 유전체 층을 사용하고 그 사이에 재분배 금속화 층을 삽입하여 I/O 분포를 변경합니다. 이 공정 후 솔더 볼 범프에 전기 도금을 하면 칩은 WLP 제품이 됩니다.

와이어 본드 패드 설계를 솔더 볼 어레이 패드로 재배치하는 것의 단점은 결과적으로 생성되는 WLP 제품이 디바이스 설계, 구조 또는 제조 비용 측면에서 최적화되지 않을 가능성이 높다는 것입니다. 그러나 기술적으로 실현 가능성이 입증되면 외부 재배치를 제거할 수 있도록 회로를 재설계할 수 있습니다. 이러한 상황은 이미 일반적인 합의 사항입니다. 이를 위해 특별히 정의된 2단계 결정 절차가 있습니다. 차세대 변경 사항으로는 칩의 마지막 금속층 내에 재배치층을 통합하거나 성능 향상을 위해 최단 신호선을 재설계하는 것 등이 있을 수 있습니다.

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재설계에는 새로운 소프트웨어 도구 추가가 필요할 수 있습니다. 재설계된 신호, 전원 및 접지선은 추가적인 재분배 단계와 관련 공정을 제거하므로 제작 비용이 매우 저렴합니다. 폴리머는 실리콘 웨이퍼 평탄화, 칩 보호 및 표준 표면 코팅에 사용됩니다. 박막 재분배 WLP의 경우, 단일층 폴리머 WLP 방식이 더욱 비용 효율적인 설계입니다.

웨이퍼 레벨 마이크로범프 제작

50년 전 처음 등장한 이후, 와이어 본딩은 다재다능하고 신뢰할 수 있는 상호 연결 기술로 여겨져 왔습니다. 그러나 모바일 통신, 인터넷 전자상거래 무선 액세스 시스템, 블루투스 시스템, GPS(우산 위치 확인 시스템) 기술의 급속한 발전으로 휴대폰은 고밀도 메모리 시장의 가장 강력하고 빠른 성장 동력으로 부상했습니다. 이제 휴대폰은 고밀도 메모리 기술 발전의 주도권을 PC에서 대체하고 있습니다. 저비용, 소형화, 고속 성능, 긴 배터리 수명, 우수한 방열 성능, 친환경 공정, 그리고 높은 기기 신뢰성에 대한 요구가 증가함에 따라 설계자들은 기존의 와이어 본딩 기술을 대체할 플립칩 범프 상호 연결 기술에 주목하고 있습니다.

납-주석 범프 기술 개발의 핵심적인 기술적 원동력은 소자 크기의 지속적인 축소에 있습니다. 130nm 기술 표준에서는 로직 칩의 약 30%가 범프 기술을 필요로 했지만, 90nm 기술 표준에서는 이 수치가 60%로 급증했습니다. 65nm 소자의 양산이 이루어지면서 금 범프 기술에 대한 수요는 80% 이상으로 치솟았습니다.

WLP는 BGA 기술을 기반으로 하는 개선된 CSP(칩 크기 패키징)입니다. 일부에서는 WLP를 웨이퍼 레벨 칩 크기 패키징(WLP-CSP)이라고도 부릅니다. 이는 BGA와 CSP의 기술적 장점을 모두 반영할 뿐만 아니라 패키징 기술에 혁명적인 돌파구를 마련했습니다. 웨이퍼 레벨 패키징 기술은 대량 생산 공정 제조 기술을 채택하여 패키징 크기를 IC 칩 크기로 줄이고 생산 비용을 크게 절감하며 패키징과 칩 제조를 통합함으로써 칩 제조와 칩 패키징 산업의 분리를 완전히 해소할 것입니다. 바로 이러한 중요성 때문에 웨이퍼 레벨 패키징 기술은 등장 이후 큰 주목을 받으며 급속도로 발전하고 광범위하게 적용되고 있습니다.

범프 하부 금속화(UBM)

플립칩 상호 연결에서 UBM 층은 IC의 금속 패드와 금 또는 솔더 범프 사이의 핵심 인터페이스 층입니다. 이 층은 플립칩 패키징 기술의 핵심 요소 중 하나이며, 칩의 회로 및 솔더 범프 부분 모두에 높은 신뢰성의 전기적 및 기계적 연결을 제공합니다. 범프와 I/O 패드 사이의 UBM 층은 금속 패드 및 웨이퍼 패시베이션 층에 충분히 접착되어야 하고, 후속 공정 단계에서 금속 패드를 보호해야 하며, 금속 패드와 범프 사이의 낮은 접촉 저항을 유지해야 하고, 금속 패드와 범프 사이의 효과적인 확산 방지층 역할을 해야 하며, 솔더 범프 또는 금 범프 증착을 위한 시드 층 역할을 해야 합니다.

UBM(언더범프 메탈라이제이션) 층은 일반적으로 웨이퍼 표면 전체에 여러 층의 금속을 증착하여 형성됩니다. UBM 층 증착 기술에는 증착, 무전해 도금 및 스퍼터 증착이 있습니다. 첨단 패키징에서 웨이퍼 범핑은 비용 및 기술적 측면 모두에서 매우 중요합니다. 웨이퍼 범프 생산에서 금속 증착은 전체 비용의 50% 이상을 차지합니다. 웨이퍼 범프 생산에서 가장 일반적인 금속 증착 단계는 UBM 증착과 범프 자체 증착이며, 이는 일반적으로 전기 도금 공정을 통해 이루어집니다.

전기 도금 기술은 매우 좁은 범프 피치를 구현하고 높은 수율을 유지할 수 있습니다. 또한, 이 기술은 적용 범위가 넓어 다양한 크기, 피치 및 기하학적 형상의 범프를 생산할 수 있습니다. 전기 도금 기술은 웨이퍼 범프 생산에 점점 더 많이 사용되고 있으며 가장 실용적인 솔루션으로 자리 잡았습니다.

먼저 웨이퍼 상에 UBM 층을 완성합니다. 그 후 두꺼운 접착제를 도포하고 광 조사하여 전기 도금용 템플레이트를 형성합니다. 도금 후 포토레지스트를 제거하고 노출된 UBM 층을 에칭합니다. 마지막 공정은 리플로우를 통해 솔더 볼을 형성하는 것입니다. 마이크로 범프를 생성하기 위한 전기 도금의 자세한 공정 단계는 다음과 같습니다.

▲웨이퍼 상의 시드 전도성 층의 금속층을 증발/스퍼터링합니다.
▲ 웨이퍼 위에 포토레지스트 층을 스핀 코팅합니다.
▲포토리소그래피 전극 창 배열 패턴;
▲포토레지스트의 작은 구멍을 통해 금속 미세 삽입체를 도금함;
▲포토레지스트를 제거합니다.
▲시드 결정의 노출된 전도성 층을 에칭합니다.
▲금속 상감 표면에 두꺼운 포토레지스트 층을 코팅합니다.
▲금색 돌기를 새겨 넣으세요;
▲두꺼운 접착제의 일부를 에칭하여 금속 상감의 돌출된 부분을 드러냅니다.
▲금 도금 돌기;
▲상감 위에 금 또는 구리를 매우 얇게 증착합니다.

평탄성은 웨이퍼 내 모든 범프의 높이가 일정해야 함을 의미하며, 플립칩 본딩 공정에서 매우 중요한 요건입니다. 플립칩 본딩에서 범프 높이의 변화는 힘의 불균일한 분포, 칩 파손, 그리고 개방 회로를 유발할 수 있습니다. 범프 평탄성의 일반적인 요구 사항은 칩 전체에 걸쳐 범프 높이 차이가 5μm를 넘지 않아야 한다는 것입니다.

후막 석판 인쇄

미세 피치 웨이퍼 범핑, 리드 패드 재분배, 통합 수동 소자 등의 웨이퍼 레벨 공정 기술은 다양한 응용 분야에 편리한 솔루션을 제공합니다. 현재 많은 IC 및 MEMS 소자에 이러한 기술이 적용되고 있습니다. 이러한 기술을 활용하면 웨이퍼 레벨에서 소자를 패키징하고 테스트한 후 다이싱 공정을 진행할 수 있습니다. 일반적으로 고급 패키징 기술은 5~100μm 두께의 후막 공정을 포함하며, 여기에는 후막 접착제 스핀 코팅, 표면에 큰 요철이 있는 후막 접착제의 균일한 노광, 그리고 매우 가파른 후막 접착제 측벽 형성 등이 있습니다. 등배율 전면 노광 시스템은 이러한 요구 사항을 충족할 수 있는 장비 솔루션입니다. 높은 출력과 낮은 자체 정렬 비용 덕분에 후막 리소그래피 분야에서 가장 경쟁력 있는 프로젝션 스테퍼 시스템으로 자리매김하고 있습니다.

웨이퍼 레벨 패키징 공정에는 금속화, 포토리소그래피, 유전체 증착 및 후막 포토레지스트 스핀 코팅, 솔더 증착 및 리플로우 솔더링이 포함됩니다. 패터닝 공정은 일반적으로 여러 층의 금속을 사용하여 범프의 바탕이 되는 언더범프 금속화(UBM) 층을 형성합니다. 범프와 웨이퍼 사이의 연결 전도성이 매우 우수해야 하며, 패시베이션 층과 범프 아래의 금속 층은 접착력이 좋아야 합니다. 포토레지스트 패터닝의 표준 공정 흐름은 세척, 접착 코팅, 예비 베이킹, 노광, 후속 베이킹, 현상 및 필름 경화로 구성됩니다. 각 공정 단계에서는 후속 공정에 영향을 미치는 일련의 매개변수를 정의해야 합니다. 포토레지스트 패터닝 후, 전기 도금 또는 증착을 통해 홀을 솔더 또는 금으로 채웁니다. 다음 단계는 포토레지스트를 제거하고 오븐에서 리플로우 공정을 수행하여 원기둥형 범프를 구형 범프로 변환하는 것입니다.

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두꺼운 포토레지스트 코팅은 금속 솔더 접합부의 마이크로 몰드를 제작하기 위한 마스크로 칩에 남아 있습니다. 재분배 코팅은 범프 패턴에 추가하거나, 전기적, 화학적, 기계적 및 열적 특성이 다양한 5~100μm 두께의 폴리실리콘 필름으로 만들어진 주변 패드와 영역 분산 패드 어레이 사이의 연결부로 사용할 수 있습니다. 재분배 영역 트레이스를 절연하려면 높은 강도, 높은 열 안정성 및 낮은 절연 계수를 가진 재료가 필요합니다. 이러한 재료는 성공적으로 개발되었습니다. 한 종류는 폴리이미드(예: 듀폰에서 개발한 PI 시리즈)이고, 다른 절연 재료는 미국 다우 케미컬에서 생산하는 사이클로텐(BCB)입니다. PI와 BCB는 플립칩 범프 패키징 및 기타 패키징 공정에 널리 사용됩니다.

후막 포토레지스트 패드, 범프 및 언더볼 금속층 구조를 사용하는 미세 형상 금형은 WLP(Wide-to-Physical Polymerization)에서 다양한 요구 사항을 충족할 수 있습니다. 일반적으로 사용되는 금속화 재료로는 주석-납, 금, 구리가 있지만, 다른 여러 재료도 사용할 수 있습니다. 표준화된 응용 분야에 사용되는 재료는 고해상도 그래픽 전사 및 손쉬운 박리 특성을 요구합니다. 많은 실제 응용 분야에서는 100μm를 초과하는 포토레지스트 두께가 필요합니다. 이러한 두께를 구현하기 위해 제조업체는 적합한 코팅 재료를 개발합니다.

이러한 요구를 충족하기 위해 제조업체들은 상응하는 재료와 공정 장비를 개발해 왔습니다. 많은 재료들이 표준 반도체 공정 장비를 사용하여 "얇은" 포토레지스트 코팅(예: 2~10μm)을 구현할 수 있습니다. AZP4330(안지전자재료그룹)과 Shipley's 955(롬앤하스/십리) 포토레지스트는 5~100μm 두께의 포토레지스트 필름을 구현하는 데 사용됩니다. 25μm 두께의 포토레지스트 코팅은 다층 코팅 공정을 통해 얻을 수 있지만, 생산 시간과 비용이 증가합니다. AZ P4620과 SPR 220은 단일층으로 25μm 두께를 구현할 수 있습니다. 더 두꺼운 코팅의 경우, 재료와 두께의 선택 폭이 좁아집니다. 단일층 증착을 통해 원하는 포토레지스트 코팅을 구현할 때 많은 비용 절감 효과를 얻을 수 있습니다. 따라서 50μm 이상의 단일층 두께를 구현할 수 있는 포토레지스트 재료의 개발이 매우 중요합니다. JSR THB-611P 및 안지 전자재료그룹의 AZPLP100XT와 같은 소재는 60μm 이상의 두께를 가진 단일층 포토레지스트 코팅을 구현할 수 있습니다. 최근 연구에서는 주로 AZ9260을 사용하여 65μm 두께의 단일층 포토레지스트 코팅을, AZ50XT를 사용하여 100μm 두께의 단일층 포토레지스트 코팅을 구현하고 있습니다.

후막 공정은 시스템에 몇 가지 특별한 요구 사항을 제시합니다. 정렬 시스템은 접착층 두께 전체 범위와 웨이퍼 표면 요철의 특정 높이에 걸쳐 기하학적 패턴을 정렬 마크로 균일하게 식별할 수 있어야 합니다. 노광 소스는 초점에 의존하지 않고 평행광을 사용하여 노광하기 때문에, 섀도우 노광 원리를 결합한 근접 리소그래피 장비를 사용하여 이를 구현할 수 있습니다. 근접 마스크 정렬 노광 장비에 대한 포토리소그래피 공정의 요구 사항은 다음과 같습니다. 높은 강도, 높은 균일성, 포토레지스트의 감광 파장과 일치하는 UV 광 파장, 서브마이크론 정렬 정확도, 그리고 노광 공정 중 마스크와 웨이퍼 사이의 정확하고 제어 가능하며 일관된 간격 유지.

EVG의 NanoAlign 기술은 최고의 정렬 정확도와 해상도, 그리고 최저 사용 비용을 통해 전면 노출 기술의 장점을 극대화하도록 설계되었습니다. 현재 EVG의 모든 노출 장비에 이 기술이 적용되어 있습니다. 이 기술의 목표는 능동적 이상 제어와 100nm 미만의 동적 정렬 해상도를 구현하는 것입니다. 장비에는 특수 접착 코팅 장비와 표준 모델을 개조한 접촉/근접 노출 장비가 포함됩니다. 최신 200mm EVG6200 Infinity와 300mm EVG IQ Aligner 노출 장비는 뛰어난 유연성과 사용자 친화적인 인터페이스를 갖추고 있으며, 두꺼운 접착 공정이 필요한 φ200mm 및 φ300mm 웨이퍼의 산업 생산 요구를 완벽하게 충족합니다.

웨이퍼 씨닝

칩 박막화 기술은 적층형 칩 패키징 기술에서 매우 중요합니다. 패키지 장착 높이를 줄여 전체 적층형 칩 시스템의 높이 증가 없이 칩을 적층할 수 있도록 해주기 때문입니다. 스마트 카드와 RFID는 가장 얇은 단일 칩 애플리케이션으로, 박막 웨이퍼 요구 사항의 중요한 부분을 차지합니다. 칩이 얇아지면 열 사이클 신뢰성이 향상되고 박막 제품 구현이 가능해집니다. 그러나 칩의 박막화 정도는 웨이퍼 직경과 웨이퍼 레벨 패키징(WLP) 공정에 따라 달라집니다. 웨이퍼 표면이 얇으면 미세 균열이 발생하기 쉽고, 후속 공정에서 웨이퍼가 파손될 위험이 있기 때문입니다. 웨이퍼 후면 연삭은 웨이퍼 가공 공정의 최종 단계이므로, 웨이퍼 박막화 정도는 WLP 공정에 의해 제한됩니다. 따라서 웨이퍼 레벨 패키징은 웨이퍼 공정의 연장선으로 간주되며, 웨이퍼 공정 설계 시 패키징 공정 단계의 적용 범위를 고려해야 합니다.

실리콘과 실장 기판 사이의 열팽창 계수 불일치는 열 사이클 테스트 및 실제 사용에서 패키지 솔더 볼의 피로 파손의 중요한 원인입니다. 또한, 이러한 파손은 각 부품의 강도와도 밀접한 관련이 있습니다. 칩이 얇을수록 유연성이 높아지고 솔더 볼의 피로 저항성이 향상됩니다. 따라서 웨이퍼를 얇게 만들어 칩 두께를 줄이는 것은 솔더 범프의 신뢰성을 향상시키는 중요한 방법 중 하나입니다. 웨이퍼 레벨 패키징 공정 전에 웨이퍼를 얇게 만들면 웨이퍼가 쉽게 변형되거나 파손될 수 있어 바람직하지 않습니다. 웨이퍼 레벨 패키징 공정 완료 후 웨이퍼를 얇게 만드는 것이 더 나은 방법이지만 구현하기 어렵습니다. 웨이퍼 레벨 패키징 제조를 위한 웨이퍼 및 얇게 만드는 기술과 장비는 현재 개발 중입니다.

웨이퍼 레벨 패키징의 장점

웨이퍼 레벨 패키징은 BGA 기술을 기반으로 하며, BGA와 CSP의 기술적 장점을 완벽하게 반영한 개선된 CSP입니다. 웨이퍼 레벨 패키징은 다음과 같은 여러 가지 고유한 장점을 가지고 있습니다.

① 포장 처리 효율이 높고, 웨이퍼 형태로 대량 생산 공정을 이용하여 제조됩니다.

② 플립칩 패키징의 장점, 즉 가볍고 얇고 짧고 작다는 장점을 가지고 있습니다.

③ 웨이퍼 레벨 패키징 생산 설비 비용이 저렴하고, 별도의 패키징 생산 라인을 구축할 필요 없이 웨이퍼 레벨 제조 장비를 최대한 활용할 수 있습니다.

④ 웨이퍼 레벨 패키징의 칩 설계와 패키지 설계를 통합적으로 고려하여 동시에 수행할 수 있으므로 설계 효율성을 향상시키고 설계 비용을 절감할 수 있습니다.

⑤ 칩 제조부터 포장, 제품 출하에 이르기까지 웨이퍼 레벨 패키징의 전체 과정에서 중간 단계가 크게 줄어들고 주기가 상당히 단축되어 필연적으로 비용 절감으로 이어집니다.

⑥웨이퍼 레벨 패키징 비용은 웨이퍼당 칩 개수와 밀접한 관련이 있습니다. 웨이퍼에 칩이 많을수록 웨이퍼 레벨 패키징 비용은 낮아집니다. 웨이퍼 레벨 패키징은 가장 작고 저렴한 패키지입니다. 웨이퍼 레벨 패키징 기술은 진정한 대량 생산 칩 패키징 기술입니다.

WLP(웨이퍼 레벨 패키징)의 장점은 소형 집적 회로에 적합한 칩 스케일 패키징(CSP) 기술이라는 점입니다. 웨이퍼 레벨에서 병렬 패키징 및 전자 테스트 기술을 활용함으로써 칩 면적을 크게 줄이면서 생산량을 증가시킬 수 있습니다. 웨이퍼 레벨에서 칩 연결에 병렬 연산을 사용하기 때문에 각 I/O의 비용을 크게 절감할 수 있습니다. 또한, 간소화된 웨이퍼 레벨 테스트 절차를 채택하면 비용을 더욱 줄일 수 있습니다. 웨이퍼 레벨 패키징은 웨이퍼 레벨에서 칩을 패키징하고 테스트할 수 있는 기술입니다.

웨이퍼 레벨 패키징 기술의 발전 동향

웨이퍼 레벨 패키징 기술은 비용 절감, 신뢰성 향상, 그리고 대형 IC 적용 확대를 위해 끊임없이 노력해야 합니다. 솔더 볼 기술 측면에서는 무연 솔더 볼 기술과 고납 솔더 볼 기술이 개발될 것입니다. IC 웨이퍼 크기의 지속적인 확대와 공정 기술의 발전으로 IC 제조업체들은 차세대 웨이퍼 레벨 패키징 기술 연구 개발에 박차를 가할 것입니다. 이 차세대 기술은 φ300mm 웨이퍼의 요구 사항을 충족할 뿐만 아니라 최근의 동선 기술 및 저유전율 층간 유전체 기술 요구 사항에도 부응해야 합니다. 또한, 웨이퍼 레벨 패키징의 전류 처리 능력과 내열성 향상도 요구됩니다. WLBI(웨이퍼 레벨 테스트 및 에이징) 기술 역시 중요한 연구 주제입니다. WLBI 기술은 IC 웨이퍼에서 직접 전기적 테스트와 에이징을 수행하는 기술로, 웨이퍼 레벨 패키징 공정 흐름을 간소화하고 생산 비용을 절감하는 데 매우 중요한 의미를 갖습니다.

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맺음말

웨이퍼 레벨 패키징 기술은 저비용 대량 생산 칩 패키징 기술입니다. 웨이퍼 레벨 패키징은 칩과 동일한 크기로, 가장 작은 마이크로 표면 실장 장치입니다. 웨이퍼 레벨 패키징은 여러 장점 덕분에 현대 전자 기기의 소형화 및 저비용 요구에 힘입어 빠르게 발전하고 있습니다. 현재 웨이퍼 레벨 패키징 기술은 주로 I/O 수가 적은 소형 칩에 적합합니다. 그러나 업계에서는 생산 비용을 절감하고 대형 칩용 웨이퍼 레벨 패키징 및 미세 피치 솔더 볼 어레이 웨이퍼 레벨 패키징과 같은 새로운 기술 개발이 필요합니다.

현대 전자 기기의 패키지 유형을 선택할 때, 설계 요구 사항을 충족하면서 비용을 최소화하는 것이 중요합니다. 현재 웨이퍼 레벨 패키징(WLP)은 하나의 대안적인 패키징 유형에 불과합니다. 향후 대량 생산 및 광범위한 제품 생산을 위한 주류 제조 기술로 자리 잡기 위해서는 아직 많은 노력이 필요합니다. 반도체 칩 설계와 WLP 패키지 설계를 결합하면 WLP 소자의 레이아웃을 개선하고 소자 성능을 향상시킬 수 있을 것입니다. WLP에서는 웨이퍼 상의 모든 소자 패키징 공정이 동시에 진행되므로 일괄 처리가 가능하여 패키징 비용을 절감할 수 있습니다. (본 내용은 "전자 산업용 특수 장비"에서 발췌했습니다.)

첨부파일: 팬인과 팬아웃의 차이점

기술적 특성 측면에서 웨이퍼 레벨 패키징(WLP)은 크게 팬인(Fan-in) 방식과 팬아웃(Fan-out) 방식 두 가지로 나뉩니다. 기존의 WLP 패키징은 주로 팬인 방식을 채택하여 핀 수가 적은 IC에 사용되었습니다. 그러나 IC의 신호 출력 핀 수가 증가함에 따라 볼 피치(Ball Pitch)에 대한 요구 조건이 더욱 엄격해집니다. 또한, 인쇄 회로 기판(PCB) 제작 시 IC 패키징 후 크기와 신호 출력 핀의 위치를 조정해야 합니다. 따라서 확산형(Fan-out) 방식, 팬인 플러스 팬아웃 방식 등 다양한 새로운 WLP 패키징 방식이 개발되었습니다. 제조 공정 또한 기존의 WLP 패키징 개념에서 벗어나고 있습니다.

암코어 차이나의 저우 샤오양 사장에 따르면, 팬인 패키징을 사용한 칩 크기는 2차원 평면상의 제품 크기와 동일하며, 칩 내부에 모든 I/O 인터페이스를 배치할 수 있는 충분한 면적을 확보할 수 있습니다. 칩 크기가 모든 I/O 인터페이스를 수용하기에 부족할 경우 팬아웃 패키징이 필요합니다. 물론, 일반적인 팬아웃 방식은 면적 확장과 함께 능동 및/또는 수동 부품을 추가하여 SIP(System-in-Processing Package)를 구성합니다.

먼저 팬인 방식에 대해 이야기해 보겠습니다.

맘메스 컨설팅 보고서에 따르면, 팬인 패키징 기술은 10년 이상 성공적으로 적용되어 꾸준히 성장해 왔습니다. 이 기술은 최소형 패키지 크기와 저비용이라는 독보적인 장점을 바탕으로 오늘날에도 여전히 매력적인 기술로 자리매김하고 있습니다. 이러한 장점을 활용하여 크기가 중요한 휴대용 기기 및 태블릿 시장에 점차 진출해 왔으며, 해당 분야에서 여전히 강력한 성장세를 보이고 있습니다. 현재 팬인 패키징 기술의 90% 이상이 휴대폰 분야에 사용되고 있는 것으로 추산됩니다. 특히 고급 스마트폰의 경우, 전체 패키지 제품의 30% 이상이 팬인 패키징을 채택하고 있습니다. 따라서 팬인 패키징 기술은 휴대폰 분야에서 여전히 황금기를 맞이하고 있다고 볼 수 있습니다.

팬인 패키징 기술의 성장세는 지금까지 안정적이었지만, 글로벌 반도체 시장의 변화와 미래 응용 분야의 불확실성 증가는 팬인 패키징 기술의 미래 전망에 불가피하게 영향을 미칠 것입니다. 스마트폰 출하량 증가율이 2013년 35%에서 2016년 8%로 하락했고, 2020년에는 6%까지 더욱 감소할 것으로 예상되는 가운데, 스마트폰 시장을 중심으로 한 팬인 패키징 기술의 적용은 점차 포화 상태에 이르고 있습니다. 높은 성장률 전망은 낙관적이지 않지만, 스마트폰은 여전히 반도체 산업 발전의 주요 동력이며, 2020년에는 스마트폰 출하량이 2억 대에 이를 것으로 전망됩니다.

현재 팬인 패키징의 주요 구성 요소는 WiFi/BT(무선 LAN, 블루투스) 통합 부품, 트랜시버, PMIC(전력 관리 집적 회로) 및 DC/DC 컨버터(전체의 약 50% 차지)이며, MEMS 및 이미지 센서를 포함한 다양한 디지털, 아날로그 및 혼합 신호 장치도 포함됩니다. 향후 팬인 패키징 기술이 직면할 가장 큰 과제는 시스템 레벨 패키징에 장치 기능을 통합하는 것일 수 있습니다. 아래 그림은 시스템 레벨 패키징의 성장이 팬인 패키징 출하량에 미치는 영향을 보여줍니다. 전체 연평균 복합 성장률은 9%에서 6%로 하락했습니다. 본 보고서는 시스템 인 패키지의 성장과 팬인 패키징에 미치는 영향에 대한 자세한 분석을 제공합니다.

팬인(fan-in) 시장의 경우, 2015년 통계에 따르면 반도체 패키징 및 테스트 아웃소싱이 주요 시장 점유율을 차지하고 있으며, 여기에는 IDM 업체(TI, Texas Instruments)와 파운드리 업체(TSMC, TSMC)가 포함됩니다. STATS ChipPAC은 JCET에 인수된 후 급격한 성장을 보였습니다. 설계 측면에서는 Qualcomm과 Broadcom이 전체 팬인 패키징 시장의 50%를 주도하고 있습니다.

패키징 기술과 관련하여, 최근 몇 년간 시장은 주로 팬아웃 웨이퍼 레벨 패키징 기술 개발에 집중해 왔습니다. 그러나 팬인 패키징은 독자적인 개발 경로와 로드맵을 구축해 왔으며, 향후 확장 가능성 외에도 6면 금형 보호와 같은 혁신적인 기술을 도입할 잠재력을 지니고 있습니다. 본 보고서는 대량 생산(HVM) 및 양산 준비를 위한 두 가지 팬인 패키징 기술 로드맵을 상세히 분석합니다. 로드맵에는 I/O 카운터, L/S 비율, 범프 피치, 패키지 두께, 크기 등이 포함됩니다. 또한, 본 보고서는 IC 기술 노드 활용 및 팬인 IC 디바이스의 프런트엔드 확장 관점에서 팬인 패키징 기술을 분석합니다. 팬인 패키징 기술의 HVM 생산 경로는 팬아웃 패키징 기술보다 더디게 확장되고 있지만, 팬아웃 패키징의 대부분의 확장 조건을 충족할 수 있는 잠재력을 지니고 있으며, 이미 양산 준비가 완료된 개발 경로를 확보하고 있습니다.

다음으로, 팬아웃 타입에 대해 이야기해 보겠습니다.

팬아웃 패키징은 전선을 빼내는 방식을 채택하여 비교적 저렴합니다. 팬아웃 WLP는 WLP 공정처럼 다양한 다이를 매립할 수 있어 패키징 층을 하나 줄이는 효과를 냅니다. 여러 개의 다이를 매립할 경우 다층 패키징을 없애는 것과 같아 고객 비용 절감에 도움이 됩니다. 현재 IC 비용에 영향을 미치는 유일한 요소는 다이 크기입니다.

2013년 이후 전 세계 주요 패키징 및 테스트 공장들은 주로 중저가 스마트폰 시장의 엄격한 비용 요구 사항을 충족하기 위해 FOWLP 생산 능력을 적극적으로 확대해 왔습니다. FOWLP는 캐리어 보드 재료를 사용하지 않기 때문에 패키징 비용을 약 30% 절감할 수 있으며, 패키징 두께 또한 얇아 칩 제조업체 제품의 경쟁력 향상에 기여합니다.

Memes Consulting의 보고서에 따르면 2016년은 팬아웃 패키징 시장의 전환점입니다. 애플과 TSMC의 참여로 이 기술의 적용 현황이 변화했으며, 시장이 점차 팬아웃 패키징 기술을 수용하기 시작할 것으로 예상됩니다. 팬아웃 패키징 시장은 두 가지 유형으로 나뉩니다.

- 팬아웃 패키징의 핵심 시장은 베이스밴드, 전력 관리, RF 트랜시버와 같은 단일 칩 애플리케이션을 포함합니다. 이 시장은 팬아웃 웨이퍼 레벨 패키징 솔루션의 주요 응용 분야이며 안정적인 성장 추세를 유지할 것입니다.

- 팬아웃 패키징을 이용한 "고밀도" 시장은 애플의 APE를 시작으로 프로세서, 메모리 및 대용량 입출력 데이터를 처리하는 기타 애플리케이션에 적용되면서 형성되었습니다. 이 시장은 불확실성이 크고 새로운 통합 솔루션과 고성능 팬아웃 패키징 솔루션이 요구되지만, 큰 시장 잠재력을 지니고 있습니다.

팬아웃 패키징 기술은 고밀도 시장과 안정적인 성장세를 보이는 핵심 시장에서 큰 잠재력을 갖고 있기 때문에, 이 분야의 공급망은 팬아웃 패키징 역량에 대한 투자를 대폭 확대할 것으로 예상됩니다. 일부 제조업체는 이미 팬아웃 웨이퍼 레벨 패키징을 제공할 수 있지만, 많은 업체들이 팬아웃 패키징 시장 진출 및 제품 포트폴리오 확장을 위해 팬아웃 패키징 플랫폼 개발 단계에 있습니다.

TSMC 외에도 STATS ChipPAC(싱가포르 STATS ChipPAC)은 JCET(장쑤 창뎬 테크놀로지)의 지원을 받아 팬아웃 패키징 기술 개발에 더욱 투자할 예정입니다(장쑤 창뎬 테크놀로지는 2015년 초 싱가포르 STATS ChipPAC을 7억 8천만 달러에 인수했습니다). ASE(ASE 그룹)는 Deca Technologies와 긴밀한 협력 관계를 구축했습니다(2016년 5월 Deca Technologies는 ASE 그룹으로부터 6천만 달러의 투자를 받았으며, ASE 그룹은 Deca Technologies의 M 시리즈 팬아웃 웨이퍼 레벨 패키징 기술과 공정 사용권을 획득했습니다). Amkor(Ankor Technology), SPIL(Silicon Products Technology), Powertech(Powertech)는 향후 양산을 목표로 팬아웃 패키징 기술 개발 단계에 있습니다. 삼성은 경쟁 전략을 어떻게 펼칠지 고심하며 다소 뒤처져 있는 것으로 보입니다.

시장 규모 측면에서 팬아웃 패키징은 연평균 56%의 복합 성장률을 유지하고 있어 향후 패키징 및 테스트 제조업체에 폭넓은 전망을 제공할 것입니다.

하지만 이 신기술은 앞으로도 큰 도전에 직면할 것입니다. 암코르 차이나의 저우 샤오양 사장은 팬아웃 기술이 더욱 작고 얇으며 빠른 응용 분야에서 큰 수요를 보일 것이라고 말했습니다. 현재 팬아웃 기술의 비용은 상대적으로 높으며 추가적인 기술 최적화가 필요합니다. 웨이퍼 기반 기술 외에도 많은 제조업체들이 패널 기반 기술을 개발하고 있습니다.

현재 TSMC는 팬아웃 기술의 주요 추진 기업 중 하나이며, 암코르를 비롯한 주요 패키징 및 테스트 업체들도 각기 다른 형태의 독자적인 팬아웃 기술을 보유하고 있습니다. 상대적으로 볼 때, 현재의 팬아웃 기술은 아직 성숙 단계에 이르지 못했으며, 수율과 신뢰성 측면에서 개선이 필요합니다.

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