従来、ICチップと外部との電気的接続は、金属線を用いてチップ上のI/Oをパッケージキャリアにボンディング接続し、パッケージピンを介して接続することで実現されていました。ICチップのフィーチャサイズが縮小し、集積度が拡大するにつれて、I/Oの間隔は縮小し続け、その数は増加し続けています。I/Oの間隔が70μm未満になると、ワイヤボンディング技術は適用できなくなり、新たな技術的アプローチを模索する必要が生じます。ウェハレベルパッケージング技術は、薄膜再配線プロセスを用いることで、狭いICチップの周辺領域に限定されることなく、ICチップの表面全体にI/Oを分布させることが可能になり、高密度・微細ピッチのI/Oチップの電気的接続問題を解決します。

数ある新しいパッケージング技術の中でも、ウェハーレベルパッケージング技術は最も革新的で、世界中から最も注目を集めています。これは、パッケージング技術における革命的なブレークスルーの象徴と言えるでしょう。ウェハーレベルパッケージング技術は、ウェハーを加工対象として使用します。ウェハー上に多数のチップをパッケージングし、エージング、テストを行い、最終的に個々のデバイスにカットします。これにより、パッケージサイズをICチップサイズまで縮小し、製造コストを大幅に削減できます。ウェハーレベルパッケージング技術の利点は、登場直後から大きな注目を集め、急速に発展し、幅広い用途で活用されるようになりました。携帯電話などの携帯機器では、ウェハーレベルパッケージングされたEPROM、IPD（集積受動素子）、アナログチップなどのデバイスが広く使用されています。ウェハーレベルパッケージングを使用するデバイスの種類は増加しており、ウェハーレベルパッケージング技術は急速に発展している新技術です。

ウェハーレベルパッケージングの適用性を向上させ、その応用範囲を拡大するために、人々は工業化の過程で生じる問題を解決しながら、さまざまな新技術の研究開発を行い、ウェハーレベルパッケージング技術の現状、応用、発展に関する研究を行っている。

ウェハーレベルパッケージング

WLPの初期の萌芽は、受動オンチップセンサーや電力伝送ICなど、携帯電話向けの低速I/O（ローI/O）および低速トランジスタ部品の製造によってもたらされました。現在、WLPは開発段階にあります。Bluetooth、GPS（全地球測位システム）部品、サウンドカードなどのアプリケーションに牽引され、需要は徐々に増加しています。3G携帯電話の生産段階に達すると、TVチューナー、FMトランスミッター、スタックメモリなど、さまざまな新しい携帯電話コンテンツアプリケーションがWLPの新たな成長の原動力になると予想されます。ストレージデバイスメーカーがWLPを徐々に導入し始めると、業界全体にパラダイムシフトが起こるでしょう。

現在、ウェハーレベルパッケージング技術は、フラッシュメモリ、EEPROM、高速DRAM、SRAM、LCDドライバ、無線周波数デバイス、ロジックデバイス、電源/バッテリー管理デバイス、アナログデバイス（電圧レギュレータ、温度センサ、コントローラ、オペアンプ、パワーアンプ）などの分野で広く利用されています。ウェハーレベルパッケージングは​​、主にフィルム再分配技術とバンプ形成という2つの基本技術を使用しています。前者は、チップの外周に沿って分布するはんだ領域を、チップ表面に平面状に分布するバンプはんだ領域に変換するために使用されます。後者は、バンプパッド領域にバンプを形成して、はんだボールアレイを形成するために使用されます。

薄膜再分配WL-CSP

メンブレン再配線WL-CSPは、現在最も一般的に使用されているプロセスです。低コストであるため、大量生産されるポータブル製品のボードレベルアプリケーションの信頼性基準の要件に非常に適しています。他のWLPと同様に、薄膜再配線WL-CSPのウェーハは、従来型のウェーハプロセスを使用して製造されます。ウェーハがWLPサプライヤーに送られる前に、ウェーハはテストされ、回路が分類され、合格した回路のウェーハ図が作成されます。ウェーハを再配線する前に、デバイスのレイアウトを評価して、ウェーハがはんだボール再配線に適しているかどうかを確認する必要があります。

一般的な配線再配線プロセスでは、最終的なはんだバンプはエリアアレイレイアウトで形成されます。このプロセスでは、配線再配線誘電体層としてBCB、配線再配線接続金属としてCuが使用され、バンプ底部金属層（UBM）の成膜にはスパッタリングが、はんだペーストの塗布とリフローにはスクリーン印刷が使用されます。底部金属層のプロセスは、金属間化学反応を低減し、相互接続の信頼性を向上させる上で非常に重要です。 

再配線プロセスとは、デバイス表面上のI/Oパッドを再配置するプロセスです。図3は、ボンディングされたフラッシュメモリ上の再配線状況を示しています。図からわかるように、フラッシュメモリチップの四辺にある元のパッドは、バンプのアレイに変換されます。この例では、デバイス表面に2つの誘電体層が使用され、その間に再配線用金属層が挟まれてI/O配置が変更されます。このプロセスの後、はんだボールバンプが電気めっきされ、チップはWLP製品となります。

ワイヤボンドパッドの設計をはんだボールアレイパッドに再分配するデメリットは、結果として得られるWLP製品が、デバイス設計、構造、製造コストのいずれにおいても最適とはなり得ないことである。しかし、技術的に実現可能であることが証明されれば、外部再分配を排除できるように回路を再設計することができる。この点については、すでに共通認識となっている。この目的のために、二段階の判定手順が特別に定義されている。次世代の変更点としては、チップの最終金属層内に再分配層を統合すること、あるいは性能向上のために最短信号線を新たに設計することなどが挙げられる。

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再設計には、新しいソフトウェアツールの追加が必要になる場合があります。再設計された信号線、電源線、および接地線は、追加の再配線ステップと関連プロセスが不要になるため、非常に低コストで構築できます。ポリマーは、シリコンウェハの平坦化、必要なチップ保護、および標準的な表面コーティングとして使用されます。薄膜再配線WLPの場合、単層ポリマーWLPアプローチの方がコスト効率の高い設計です。

ウェハレベルマイクロバンプの作製

ワイヤボンディングは、50年前に誕生して以来、汎用性と信頼性に優れた相互接続技術として認識されてきました。しかし、モバイル通信、インターネット電子商取引無線アクセスシステム、Bluetoothシステム、GPS（Umbrella Positioning System）技術の急速な発展に伴い、携帯電話は高密度メモリの最も強力かつ急速な成長を牽引する存在となり、高密度メモリの技術牽引役としてPCに取って代わりつつあります。低コスト化、小型化、高速デバイス性能、長寿命バッテリー、優れた放熱性、「グリーン」プロセス、そして高いデバイス信頼性への需要の高まりを受け、設​​計者は従来のワイヤボンディング技術に代わる技術として、フリップチップバンプ相互接続技術に注目するようになりました。

鉛錫バンプ技術開発の主要な技術的推進力は、デバイスサイズの継続的な縮小にある。130nm技術規格では、ロジックチップの約30%がバンプ技術を必要としていた。しかし、90nm技術規格では、この割合は60%に跳ね上がった。65nmデバイスの量産が実現すると、金バンプ技術の需要は80%以上にまで上昇した。

WLPはBGA技術をベースとした改良・強化されたCSPです。WLPはウェハーレベルチップサイズパッケージング（WLP-CSP）とも呼ばれます。BGAとCSPの技術的利点を十分に反映しているだけでなく、パッケージング技術における革新的なブレークスルーでもあります。ウェハーレベルパッケージング技術は、大量生産プロセス製造技術を採用しており、パッケージングサイズをICチップサイズまで縮小し、生産コストを大幅に削減し、パッケージングとチップ製造を統合することで、チップ製造とチップパッケージング業界の分離を完全に変革します。ウェハーレベルパッケージング技術は、まさにこのような重要な意義を持つため、登場以来大きな注目を集め、急速に発展し、幅広い用途で活用されています。

アンダーバンプメタライゼーション（UBM）

フリップチップ相互接続において、UBM層はIC上の金属パッドと金またははんだバンプとの間の重要な界面層です。この層はフリップチップパッケージング技術の主要要素の一つであり、チップの回路とハンダバンプの両方に対して高信頼性の電気的および機械的接続を提供します。バンプとI/Oパッド間のUBM層は、金属パッドおよびウェーハパッシベーション層に対して十分な密着性を持ち、後続のプロセスステップ中に金属パッドを保護し、金属パッドとバンプ間の接触抵抗を低く保ち、金属パッドとバンプ間の効果的な拡散バリアとして機能し、ハンダバンプまたは金バンプの堆積のためのシード層として機能する必要があります。

UBM層は通常、ウェーハ表面全体に複数の金属層を堆積することによって形成されます。UBM層の堆積に使用される技術には、蒸着、無電解めっき、スパッタリングなどがあります。高度なパッケージングでは、ウェーハバンプはコストと技術の両方の観点から重要です。ウェーハバンプ製造では、金属堆積が総コストの50%以上を占めます。ウェーハバンプ製造で最も一般的な金属堆積工程は、アンダーバンプメタライゼーション（UBM）の堆積とバンプ自体の堆積であり、これらは一般的に電気めっきプロセスによって実現されます。

電気めっき技術は、非常に狭いバンプピッチを実現し、高い歩留まりを維持できます。さらに、この技術は幅広い用途に対応し、さまざまなサイズ、ピッチ、形状のバンプを製造できます。電気めっき技術はウェーハバンプ製造においてますます広く利用されるようになり、最も実用的なソリューションとなっています。

まず、ウェハ上にUBM層を形成します。次に、厚い接着剤を塗布して光を照射し、電気めっき用はんだのテンプレートを形成します。めっき後、フォトレジストを除去し、露出したUBM層をエッチング除去します。最後の工程はリフローで、はんだボールを形成します。マイクロバンプを形成するための電気めっきの詳細な工程は以下のとおりです。

▲ウェーハ上にシード導電層の金属層を蒸着／スパッタリングする。
▲ ウェハ上にフォトレジスト層をスピンコートする。
▲フォトリソグラフィー電極ウィンドウアレイパターン
▲フォトレジストの小さな穴を通して金属マイクロ埋め込み体をめっきする。
▲フォトレジストを除去する。
▲種結晶の露出した導電層をエッチングする。
▲金属インレイ上にフォトレジストを厚く塗布する。
▲金の突起を彫刻する。
▲厚い接着剤の一部を削り取り、金属象嵌の突出部分を露出させる。
▲金めっきバンプ;
▲象嵌の上に金または銅の非常に薄い層を堆積させる。

共平面性とは、ウェハ内のすべてのバンプの高さが均一であることを指し、フリップチップボンディングプロセスにおいて厳しい要件が課せられます。フリップチップボンディングでは、バンプの高さのばらつきが、力の不均一な分布、チップの破断、および電気的断線につながる可能性があります。バンプの共平面性に関する一般的な要件は、チップ全体にわたるバンプの高さの差が5μmを超えないことです。

厚膜リソグラフィー

ファインピッチウェーハバンプ、リードパッド再配線、集積受動部品などのウェーハレベルプロセス技術は、多くの用途に便利なソリューションを提供します。現在、多くのICおよびMEMSデバイスがこれらの技術を採用しています。これらの技術を使用することで、デバイスをウェーハレベルでパッケージングおよびテストし、その後ダイシングプロセスを行うことができます。通常、高度なパッケージング技術には、5～100μmの厚膜プロセスが含まれます。例えば、厚膜接着剤のスピンコーティング、表面に大きな凹凸のある厚膜接着剤の均一な露光、非常に急峻な厚膜接着剤側壁の取得などです。等倍率フルフィールド露光システムは、この要求を満たす装置ソリューションです。その高い出力と低い自己位置合わせコストにより、厚膜リソグラフィ分野における投影ステッパーとして最も競争力のあるシステムとなっています。

ウェハレベルのパッケージングプロセスには、金属化、フォトリソグラフィ、誘電体堆積、厚膜フォトレジストスピンコーティング、はんだ堆積、リフローはんだ付けが含まれます。パターニングプロセスでは、通常、バンプのベースとなるアンダーバンプメタライゼーション（UBM）層を作成するために、複数の金属層を使用します。バンプとウェハ間の接続の導電率は非常に良好である必要があり、パッシベーション層とバンプ下の金属層は良好な密着性を持つ必要があります。フォトレジストパターニングの標準的なプロセスフローには、洗浄、接着剤塗布、プレベーク、露光、ポストベーク、現像、およびフィルム硬化が含まれます。各プロセスステップでは、後続のプロセスに影響を与える一連のパラメータを定義する必要があります。フォトレジストがパターニングされた後、穴は電気めっきまたは蒸着によってはんだまたは金で満たされます。次のステップは、フォトレジストを除去し、オーブンでリフロープロセスを実行して、柱状のバンプを球状のバンプに変換することです。

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チップ上には、金属はんだ接合部のマイクロモールドを作成するためのマスクとして、厚いフォトレジスト層が残ります。再配線コーティングは、バンプパターンに組み込んだり、周囲パッドと、電気的、化学的、機械的、熱的特性が異なる厚さ5～100μmのポリシリコン膜で構成されたエリア分散パッドアレイとの接続として使用できます。再配線領域の配線を分離するには、高強度、高熱安定性、低絶縁係数の材料が必要です。これらの材料は既に開発されています。1つの材料はポリイミド（デュポン社が開発したPIシリーズなど）と呼ばれ、もう1つの絶縁材料は、米国ダウ・ケミカル社のシクロテン（BCB）です。PIとBCBは、フリップチップバンプパッケージングやその他のパッケージングプロセスで広く使用されています。

厚膜フォトレジストパッド、バンプ、およびボール下金属層構造を用いた微細構造モールドは、WLPにおける様々なニーズに対応できます。一般的に使用される金属化材料は、錫鉛、金、銅ですが、他にもいくつかの材料が使用可能です。標準化された用途で使用される材料は、高解像度のグラフィック転写と容易な剥離特性が求められます。多くの実用的な用途では、100μmを超えるフォトレジスト厚が必要となります。このような厚さを実現するために、メーカーは適切なコーティング材料を開発しています。

これらのニーズに応えるため、メーカーは対応する材料とプロセス装置を開発してきました。多くの材料は、標準的な半導体プロセス装置で「薄い」フォトレジストコーティング（2～10μm）を実現できます。AZP4330（安智電子材料グループ）とShipley's 955（ローム・アンド・ハース社／シップリー社）のフォトレジストは、5～100μmのフォトレジスト膜厚を実現するために使用されます。25μmの膜厚のフォトレジストコーティングは、多層コーティングプロセスを使用することで実現できますが、これにより製造時間とコストが増加します。AZ P4620とSPR 220は、単層で25μmの厚さを実現できます。より厚いコーティングの場合、材料と厚さの選択肢は少なくなります。単層成膜を使用して所望のフォトレジストコーティングを実現すると、多くのコスト上の利点があります。したがって、単層で50μm以上の厚さのフォトレジスト材料を開発することが非常に重要です。 JSR THB-611Pや安智電子材料集団のAZPLP100XTなどの材料は、60μm以上の厚さのフォトレジスト単層コーティングを実現できます。最近の研究では、主にAZ9260を使用して65μm厚のフォトレジスト単層コーティングを実現し、AZ50XTを使用して100μm厚のフォトレジスト単層を実現しています。

厚膜プロセスでは、システムにいくつかの特別な要件があります。アライメントシステムは、接着剤の厚さの全範囲とウェーハ表面の特定の高さにわたって、アライメントマークとして幾何学的パターンを均一に識別できる必要があります。露光光源は焦点に頼らずに平行光を使用して露光するため、シャドウ露光の原理と組み合わせた近接リソグラフィ装置を使用することで実現できます。近接マスクアライメント露光装置に対するフォトリソグラフィプロセスの要件には、高強度、高均一性、フォトレジストの感光波長と一致するUV光波長、サブミクロンのアライメント精度、および露光プロセス中のマスクとウェーハ間の正確で制御可能かつ一定のギャップが含まれます。

EVGのNanoAlignテクノロジーは、全視野露光技術の利点を際立たせるため、最高のアライメント精度と解像度、そして最低の運用コストを実現するように設計されています。現在、同社のすべての露光装置にこの技術が採用されています。その目標は、アクティブ異常制御と100nm以下の動的アライメント解像度を実現することです。同社の装置には、特殊な接着剤塗布装置や、標準モデルを改良した接触/近接露光装置などがあります。最新の200mm EVG6200 Infinityおよび300mm EVG IQ Aligner露光装置は、優れた柔軟性と使いやすいインターフェースを備え、厚い接着剤処理を必要とするφ200mmおよびφ300mmウェハの工業生産に十分対応できます。

ウェーハの薄化

チップ薄化技術は、パッケージの実装高さを低減し、積層チップシステム全体の高さを増やすことなくチップを積層できるため、積層チップパッケージング技術において非常に重要です。スマートカードやRFIDは、薄型ウェーハの要件を満たす重要な単一チップアプリケーションです。チップが薄くなると、熱サイクル信頼性が向上し、薄型製品の製造が可能になります。しかし、チップの薄さはウェーハの直径とWLPプロセスに依存します。これは、薄いウェーハ表面は損傷を受けやすく、マイクロクラックが発生し、後続の工程でウェーハが破損する可能性があるためです。ウェーハ裏面研削はウェーハ処理プロセスの最終工程であるため、ウェーハを薄化する程度はWLPプロセスによって制限されます。したがって、ウェーハレベルパッケージングは​​ウェーハプロセスの延長とみなされ、ウェーハプロセスを設計する際には、パッケージングプロセスステップの適用範囲を考慮する必要があります。

シリコンと実装基板間の熱膨張係数の不一致は、熱サイクル試験や実地使用におけるパッケージ化されたはんだボールの疲労破壊の重要な原因の一つです。さらに、この破壊は各部品の強度にも密接に関係しています。チップが薄いほど柔軟性が増し、はんだボールの疲労耐性が向上します。したがって、ウェーハを薄くしてチップの厚さを減らすことは、はんだバンプの信頼性を向上させるための重要な対策の一つです。ウェーハレベルパッケージング処理の前にウェーハを薄くすると、ウェーハが容易に変形したり、破損したりする可能性があり、これは望ましくありません。ウェーハレベルパッケージング処理が完了した後にウェーハを薄くする方がより良い方法ですが、実現は困難です。ウェーハレベルパッケージング製造のためのウェーハおよび薄化技術と装置は現在開発中です。

ウェハーレベルパッケージングの利点

ウェハーレベルパッケージングは​​BGA技術をベースとしており、BGAとCSPの技術的利点を完全に反映した、改良されたCSPです。多くの独自の利点があります。

① パッケージング処理効率が高く、ウェハーの形で大量生産プロセスを用いて製造される。

② フリップチップパッケージの利点があり、軽量、薄型、小型、短尺です。

③ウェハーレベルパッケージング製造設備のコストは低く、ウェハーレベル製造装置をフル活用できるため、別のパッケージング製造ラインの構築に投資する必要はありません。

④ウェハレベルパッケージのチップ設計とパッケージ設計を統一的に検討し、同時に実行することで、設計効率が向上し、設計コストが削減されます。

⑤ チップ製造からパッケージング、ユーザーへの製品出荷までのウェハーレベルパッケージングの全プロセスにおいて、中間段階が大幅に削減され、サイクルが大幅に短縮されるため、必然的にコスト削減につながります。

⑥ウェハレベルパッケージングのコストは、ウェハ上のチップ数と密接に関係しています。ウェハ上のチップ数が多いほど、ウェハレベルパッケージングのコストは低くなります。ウェハレベルパッケージングは​​、最小の低コストパッケージです。ウェハレベルパッケージング技術は、真の量産型チップパッケージング技術です。

WLPの利点は、より小型の集積回路に適したチップスケールパッケージング（CSP）技術であることです。ウェハレベルでの並列パッケージングと電子テスト技術を用いることで、チップ面積を大幅に削減しながら出力を向上させることができます。ウェハレベルでのチップ接続に並列処理を用いるため、各I/Oのコストを大幅に削減できます。さらに、簡素化されたウェハレベルテスト手順を採用することで、コストをさらに削減できます。ウェハレベルパッケージングは​​、ウェハレベルでチップをパッケージングおよびテストするために使用できます。

ウェハーレベルパッケージング技術の開発動向

ウェハーレベルパッケージング技術は、コスト削減、信頼性レベルの継続的な向上、大型ICへの適用拡大に努めなければなりません。はんだボール技術に関しては、鉛フリーはんだボール技術と高鉛はんだボール技術が開発されるでしょう。ICウェハーサイズの継続的な拡大とプロセス技術の進歩に伴い、ICメーカーは新世代のウェハーレベルパッケージング技術を研究開発するでしょう。この世代の技術は、φ300 mmウェハーのニーズを満たすだけでなく、最近の銅配線技術や低誘電率層間誘電体技術の要求にも対応できます。さらに、ウェハーレベルパッケージングの電流処理能力と耐熱性を向上させる必要もあります。WLBI（ウェハーレベルテストおよびエージング）技術も研究すべき重要なテーマです。WLBI技術は、ICウェハー上で直接電気テストとエージングを行うものであり、ウェハーレベルパッケージングのプロセスフローを簡素化し、生産コストを削減する上で非常に重要な意味を持ちます。

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結論

ウェハーレベルパッケージング技術は、低コストで大量生産が可能なチップパッケージング技術です。ウェハーレベルパッケージはチップと同じサイズで、最小のマイクロ表面実装デバイスです。ウェハーレベルパッケージングは​​、その数々の利点から、現代​​の電子機器の小型化と低コスト化への需要に牽引され、急速に発展しています。現在、ウェハーレベルパッケージング技術は、一般的にI/O数の少ない小型チップに適しています。業界では、生産コストを削減し、大型チップのウェハーレベルパッケージングや、ファインピッチはんだボールアレイのウェハーレベルパッケージングを実現する新たな技術の開発も求められています。

現代の電子機器のパッケージタイプを選択する際には、設計要件を満たしつつコストを最小限に抑えることが重要です。現在のウェハーレベルパッケージングは​​、あくまで代替パッケージングタイプの一つに過ぎません。ウェハーレベルパッケージング技術を将来的に大量生産・多種多様な製品向けの主流製造技術とするためには、まだまだ多くの課題が残されています。半導体チップの設計とWLPパッケージングを組み合わせることで、WLPデバイスのレイアウトにメリットをもたらし、デバイス性能を向上させることは間違いありません。WLPでは、ウェハー上のすべてのデバイスのパッケージング工程が同時に行われるため、バッチ処理によってパッケージングコストを削減できます。（この記事は「電子産業向け特殊装置」からの抜粋です）

添付資料：ファンインとファンアウトの違い

技術的な特性から見ると、ウェハーレベルパッケージングは​​主にファンイン型とファンアウト型の2種類に分けられます。従来のWLPパッケージングは​​主にファンイン型を採用しており、ピン数の少ないICに用いられてきました。しかし、ICの信号出力ピン数が増加するにつれて、ボールピッチに対する要求はより厳しくなります。さらに、プリント基板（PCB）の構造上、ICパッケージング後のサイズや信号出力ピンの位置の調整が必要となります。そのため、拡散型（ファンアウト型）やファンイン＋ファンアウト型など、さまざまな新しいWLPパッケージングタイプが開発されてきました。製造プロセスも従来のWLPパッケージングの概念から大きく逸脱しています。

Amkor Chinaの社長である周暁陽氏によると、ファンインパッケージングを使用したチップサイズは、2次元平面上で製品サイズと同じであり、チップにはすべてのI/Oインターフェースを配置するのに十分な面積があります。チップサイズがすべてのI/Oインターフェースを収容するのに十分でない場合は、ファンアウトが必要になります。もちろん、一般的なファンアウトでは、面積を拡張しながら、アクティブコンポーネントやパッシブコンポーネントを追加してSIPを形成します。

まずはファンイン型についてお話しましょう。

Mammes Consultingのレポートによると、ファンイン包装技術は10年以上にわたり着実に普及し、成長を続けています。最小のパッケージサイズと低コストという他に類を見ない特長により、今日でもなお魅力的な技術であり続けています。こうした利点を活かし、サイズ重視の携帯端末やタブレット市場に徐々に浸透し、これらの分野でも依然として高い活力を維持しています。ファンイン包装技術の90%以上が現在、携帯電話分野で使用されていると推定されています。ファンイン包装技術の応用例について言えば、ハイエンドスマートフォンのパッケージ化されたデバイス全体の30%以上がファンイン包装を採用しています。したがって、ファンイン包装技術は携帯電話分野において、まさに黄金期を迎えていると言えるでしょう。

ファンインパッケージング技術の成長ペースはこれまで安定しているものの、世界の半導体市場の変化や将来の用途における不確実性の増大は、ファンインパッケージング技術の将来展望に必然的に影響を与えるだろう。スマートフォン出荷台数の伸びは2013年の35%から2016年には8%に低下し、2020年にはさらに6%まで低下すると予想されているため、スマートフォン市場主導のファンインパッケージング技術の応用はますます飽和状態になりつつある。高い成長が期待できるとは言い難いものの、スマートフォンは依然として半導体産業の発展の主要な原動力であり、スマートフォン出荷台数は2020年には2億台に達すると予想されている。

現在、ファンインパッケージの主なデバイスは、WiFi/BT（無線LAN、Bluetooth）集積回路、トランシーバー、PMIC（電源管理集積回路）、DC/DCコンバータ（全体の約50%を占める）のほか、MEMSやイメージセンサーを含むさまざまなデジタル、アナログ、ミックスドシグナルデバイスです。ファンインパッケージ技術が将来直面する最大の課題は、デバイス機能をシステムレベルパッケージに統合することかもしれません。下の図は、システムレベルパッケージの成長がファンインパッケージの出荷に及ぼす影響を示しています。全体の年平均成長率は9%から6%に低下しました。このレポートでは、システムインパッケージの成長とそれがファンインパッケージに及ぼす影響について詳細な分析を提供します。

ファンイン市場に関しては、2015年の統計によると、半導体パッケージングとテストのアウトソーシングが大きな市場シェアを占めており、IDMメーカー（TI、テキサス・インスツルメンツ）とファウンドリ（TSMC、TSMC）が含まれています。STATS ChipPACは、JCETによる買収後、飛躍的な発展を遂げています。設計面では、クアルコムとブロードコムがファンインパッケージング市場全体の50%を占めています。

パッケージング技術に関して言えば、ここ数年、市場は主にファンアウトウェハーレベルパッケージング技術の開発に注力してきました。しかし、ファンインパッケージングは​​独自の開発経路とロードマップを切り開いてきました。さらなる拡張に加えて、六面モールド保護などの他のタイプの革新的な技術をもたらすことも可能です。本レポートでは、ファンインパッケージング技術の2つのロードマップ、すなわち大量生産（HVM）向けと生産準備向けのロードマップを詳細に分析します。パスマップには、I/Oカウンタ、L/S、バンプピッチ、パッケージ厚、寸法などが含まれます。さらに、本レポートでは、IC技術ノードの活用とファンインICデバイスのフロントエンド拡張の観点からファンインパッケージング技術を分析します。ファンインパッケージング技術のHVM生産経路はファンアウトパッケージング技術よりも拡張が遅いものの、ファンインパッケージング技術はほとんどのファンアウトパッケージングの拡張条件を満たす能力を持ち、すぐに利用可能な生産準備済みの開発経路を備えています。

次に、ファンアウト型について説明しましょう。

ファンアウトパッケージングは​​、比較的安価なワイヤ引き抜き方式を採用しています。ファンアウトWLPは、WLPプロセスと同様に様々なダイを埋め込むことができ、パッケージング層を1層削減することに相当します。複数のダイを配置する場合は、多層パッケージングを不要にすることに相当し、顧客コストの削減に貢献します。現時点でICコストに影響を与える唯一の要因は、ダイサイズです。

2013年以降、世界中の主要なパッケージングおよびテスト工場は、主に中低価格帯スマートフォン市場の厳しいコスト要件を満たすために、FOWLPの生産能力を積極的に拡大してきました。FOWLPはキャリアボード材料を必要としないため、パッケージングコストを約30%削減でき、パッケージの厚みも薄くなるため、チップメーカーの製品の競争力向上に貢献します。

Memes Consultingのレポートによると、2016年はファンアウトパッケージング市場にとって転換点となる年である。AppleとTSMCの参入により、この技術の応用状況が変化し、市場は徐々にファンアウトパッケージング技術を受け入れ始める可能性がある。ファンアウトパッケージング市場は、以下の2種類に分けられる。

・ファンアウトパッケージングの「コア」市場は、ベースバンド、電源管理、RFトランシーバーなどのシングルチップアプリケーションを含みます。この市場は、ファンアウトウェハーレベルパッケージングソリューションの主要な応用分野であり、安定した成長傾向を維持すると予想されます。

ファンアウトパッケージングの「高密度」市場は、AppleのAPEを皮切りに、プロセッサ、メモリ、その他入出力データ量の多いアプリケーションなどを含む分野へと拡大しました。この市場は不確実性が高く、新たな統合ソリューションと高性能ファンアウトパッケージングソリューションが求められています。しかしながら、この市場には大きな市場ポテンシャルがあります。

ファンアウトパッケージング技術は、高密度市場や安定成長が見込まれるコア市場において大きな可能性を秘めているため、この分野のサプライチェーンはファンアウトパッケージング能力への大規模な投資が見込まれています。既にファンアウトウェハーレベルパッケージングを提供できるメーカーもありますが、多くのメーカーはファンアウトパッケージング市場への参入と製品ポートフォリオの拡大を目指し、ファンアウトパッケージングプラットフォームの開発段階にあります。

TSMCに加え、STATS ChipPAC（シンガポールSTATS ChipPAC）はJCET（江蘇長電科技）の支援を受けてファンアウトパッケージング技術の開発にさらに投資する予定である（2015年初頭、江蘇長電科技はシンガポールSTATS ChipPACを7億8000万米ドルで買収した）。ASE（ASEグループ）はDeca Technologiesと緊密な協力関係を築いている（2016年5月、Deca Technologies TechnologiesはASEグループから6000万米ドルの投資を受け、ASEグループはDeca TechnologiesのMシリーズファンアウトウェハーレベルパッケージング技術とプロセス認証を取得した）。Amkor（Ankor Technology）、SPIL（Silicon Products Technology）、Powertech（Powertech）は将来の量産を目指し、ファンアウトパッケージング技術の開発段階にある。サムスンは競争方法を決定する中で遅れをとっているようだ。

市場規模という点では、ファンアウト包装は年平均成長率56%を維持しており、将来的に包装および試験機器メーカーに幅広い展望をもたらすだろう。

しかし、この新技術は今後も大きな課題に直面するだろう。Amkor Chinaの社長である周暁陽氏は、ファンアウト技術は、より小型、薄型、高速なアプリケーション分野で大きな需要が見込まれると述べた。現在のファンアウトのコストは比較的高く、さらなる技術最適化が必要である。ウェハベースの技術に加えて、多くのメーカーがパネルベースの技術も開発している。

現在、TSMCはファンアウト技術の主要な推進企業の1つであり、Amkorをはじめとする主要なパッケージング・テスト企業もそれぞれ独自のファンアウト技術を保有している。しかしながら、現状のファンアウト技術はまだ成熟度が低く、歩留まりと信頼性のさらなる向上が必要である。

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