โดยทั่วไป การเชื่อมต่อทางไฟฟ้าKระหว่างชิป IC กับภายนอกจะทำได้โดยใช้สายโลหะเชื่อมต่อ I/O บนชิปกับตัวรองรับแพ็คเกจผ่านการเชื่อมต่อด้วยลวดและผ่านขาของแพ็คเกจ เนื่องจากขนาดของชิป IC เล็ลงและขนาดของการรวมวงจรขยายใหญ่ขึ้น ระยะห่างระหว่าง I/O จึงลดลงอย่างต่อเนื่องและจำนวน I/O ก็เพิ่มขึ้นอย่างต่อเนื่อง เมื่อระยะห่างระหว่าง I/O ลดลงเหลือน้อยกว่า 70 ไมโครเมตร เทคโนโลยีการเชื่อมต่อด้วยลวดจะไม่สามารถใช้งานได้อีกต่อไป และจำเป็นต้องหาวิธีการทางเทคนิคใหม่ๆ เทคโนโลยีการบรรจุภัณฑ์ระดับเวเฟอร์ใช้กระบวนการกระจายฟิล์มบางเพื่อให้สามารถกระจาย I/O บนพื้นผิวทั้งหมดของชิป IC แทนที่จะจำกัดอยู่เฉพาะบริเวณรอบนอกของชิป IC ที่แคบ ซึ่งช่วยแก้ปัญหาการเชื่อมต่อทางไฟฟ้าของชิป I/O ที่มีความหนาแน่นสูงและระยะห่างแคบได้

ในบรรดาเทคโนโลยีการบรรจุภัณฑ์ใหม่ๆ มากมาย เทคโนโลยีการบรรจุภัณฑ์ระดับเวเฟอร์เป็นเทคโนโลยีที่ล้ำสมัยที่สุดและดึงดูดความสนใจจากทั่วโลกมากที่สุด เป็นสัญลักษณ์ของความก้าวหน้าครั้งสำคัญในเทคโนโลยีการบรรจุภัณฑ์ เทคโนโลยีการบรรจุภัณฑ์ระดับเวเฟอร์ใช้เวเฟอร์เป็นวัตถุในการประมวลผล ชิปจำนวนมากจะถูกบรรจุ บ่ม ทดสอบ และสุดท้ายตัดเป็นอุปกรณ์แต่ละชิ้นบนเวเฟอร์ ซึ่งช่วยลดขนาดบรรจุภัณฑ์ให้เหลือขนาดเท่ากับชิป IC และลดต้นทุนการผลิตได้อย่างมาก ข้อดีของเทคโนโลยีการบรรจุภัณฑ์ระดับเวเฟอร์ทำให้ได้รับความสนใจอย่างมากทันทีที่ปรากฏ และได้รับการพัฒนาและการใช้งานอย่างกว้างขวางอย่างรวดเร็ว ในผลิตภัณฑ์พกพา เช่น โทรศัพท์มือถือ มีการใช้ EPROM ที่บรรจุภัณฑ์ระดับเวเฟอร์, IPD (อุปกรณ์พาสซีฟแบบรวม), ชิปอนาล็อก และอุปกรณ์อื่นๆ อย่างแพร่หลาย จำนวนประเภทของอุปกรณ์ที่ใช้การบรรจุภัณฑ์ระดับเวเฟอร์กำลังเพิ่มขึ้น และเทคโนโลยีการบรรจุภัณฑ์ระดับเวเฟอร์เป็นเทคโนโลยีใหม่ที่กำลังพัฒนาอย่างรวดเร็ว

เพื่อปรับปรุงประสิทธิภาพการใช้งานของเทคโนโลยีการบรรจุภัณฑ์ระดับเวเฟอร์และขยายขอบเขตการใช้งาน ผู้คนจึงทำการวิจัยและพัฒนาเทคโนโลยีใหม่ๆ หลากหลายด้าน พร้อมทั้งแก้ไขปัญหาที่เกิดขึ้นในกระบวนการผลิตเชิงอุตสาหกรรม และทำการวิจัยเกี่ยวกับสถานะปัจจุบัน การใช้งาน และการพัฒนาของเทคโนโลยีการบรรจุภัณฑ์ระดับเวเฟอร์

บรรจุภัณฑ์ระดับเวเฟอร์

จุดเริ่มต้นของ WLP มาจากการผลิตชิ้นส่วนอินพุต/เอาต์พุตความเร็วต่ำ (low-I/O) และทรานซิสเตอร์ความเร็วต่ำสำหรับโทรศัพท์มือถือ เช่น เซ็นเซอร์แบบพาสซีฟบนชิป และไอซีส่งกำลังไฟฟ้า ปัจจุบัน WLP อยู่ในขั้นตอนการพัฒนา โดยมีความต้องการเพิ่มขึ้นเรื่อยๆ จากการใช้งานในด้านต่างๆ เช่น บลูทูธ ชิ้นส่วน GPS (ระบบระบุตำแหน่งทั่วโลก) และการ์ดเสียง เมื่อถึงขั้นตอนการผลิตโทรศัพท์มือถือ 3G คาดว่าแอปพลิเคชันเนื้อหาโทรศัพท์มือถือใหม่ๆ ที่หลากหลายจะกลายเป็นตัวขับเคลื่อนการเติบโตของ WLP อีกประการหนึ่ง รวมถึงจูนเนอร์ทีวี เครื่องส่งสัญญาณ FM และหน่วยความจำแบบเรียงซ้อน เมื่อผู้ผลิตอุปกรณ์จัดเก็บข้อมูลเริ่มนำ WLP มาใช้ทีละน้อย ก็จะนำไปสู่การเปลี่ยนแปลงครั้งใหญ่ในอุตสาหกรรมทั้งหมด

ปัจจุบัน เทคโนโลยีการบรรจุภัณฑ์ระดับเวเฟอร์ถูกนำมาใช้กันอย่างแพร่หลายในด้านต่างๆ เช่น หน่วยความจำแฟลช, EEPROM, DRAM ความเร็วสูง, SRAM, ไดรเวอร์ LCD, อุปกรณ์คลื่นความถี่วิทยุ, อุปกรณ์ลอจิก, อุปกรณ์จัดการพลังงาน/แบตเตอรี่ และอุปกรณ์อนาล็อก (ตัวควบคุมแรงดันไฟฟ้า, เซ็นเซอร์อุณหภูมิ, ตัวควบคุม, ตัวขยายสัญญาณปฏิบัติการ, ตัวขยายกำลัง) การบรรจุภัณฑ์ระดับเวเฟอร์ส่วนใหญ่ใช้เทคโนโลยีพื้นฐานสองอย่าง ได้แก่ เทคโนโลยีการกระจายฟิล์มและการสร้างบัมพ์ เทคโนโลยีแรกใช้ในการแปลงพื้นที่บัดกรีที่กระจายอยู่ตามขอบของชิปให้เป็นพื้นที่บัดกรีแบบบัมพ์ที่กระจายอยู่ในระนาบบนพื้นผิวของชิป ส่วนเทคโนโลยีหลังใช้ในการสร้างบัมพ์บนพื้นที่แผ่นรองบัมพ์เพื่อสร้างอาร์เรย์ลูกบอลบัดกรี

การกระจายตัวของฟิล์มบาง WL-CSP

การกระจายตัวของเมมเบรน WL-CSP เป็นกระบวนการที่ใช้กันอย่างแพร่หลายในปัจจุบัน เนื่องจากต้นทุนต่ำ จึงเหมาะสมอย่างยิ่งสำหรับข้อกำหนดด้านความน่าเชื่อถือของการใช้งานระดับบอร์ดในผลิตภัณฑ์พกพาที่มีปริมาณมาก เช่นเดียวกับ WLP อื่นๆ เวเฟอร์ของการกระจายตัวของฟิล์มบาง WL-CSP ยังคงผลิตโดยใช้กระบวนการผลิตเวเฟอร์แบบดั้งเดิม ก่อนที่จะส่งเวเฟอร์ไปยังซัพพลายเออร์ WLP เวเฟอร์จะถูกทดสอบเพื่อจำแนกวงจรและวาดแผนภาพเวเฟอร์ของวงจรที่ผ่านการรับรอง ก่อนที่จะทำการกระจายตัวของเวเฟอร์ จะต้องประเมินเค้าโครงของอุปกรณ์เพื่อยืนยันว่าเวเฟอร์นั้นเหมาะสมสำหรับการกระจายตัวของลูกบัดกรีหรือไม่

กระบวนการกระจายตัวแบบทั่วไปนั้น บัดกรีบัมพ์สุดท้ายจะจัดเรียงในรูปแบบอาร์เรย์พื้นที่ ในกระบวนการนี้ BCB ถูกใช้เป็นชั้นไดอิเล็กทริกสำหรับการกระจายตัว Cu ถูกใช้เป็นโลหะเชื่อมต่อสำหรับการกระจายตัว ใช้การสปัตเตอร์เพื่อเคลือบชั้นโลหะด้านล่างของบัดกรีบัมพ์ (UBM) และใช้การพิมพ์สกรีนเพื่อเคลือบวางบัดกรีและทำการหลอมใหม่ กระบวนการชั้นโลหะด้านล่างมีความสำคัญอย่างยิ่งในการลดปฏิกิริยาเคมีระหว่างโลหะและปรับปรุงความน่าเชื่อถือของการเชื่อมต่อ 

กระบวนการจัดเรียงใหม่คือการจัดเรียงแผ่น I/O บนพื้นผิวของอุปกรณ์ใหม่ รูปที่ 3 แสดงสถานการณ์การจัดเรียงใหม่บนหน่วยความจำแฟลชแบบเชื่อมต่อ ดังที่เห็นได้จากรูป แผ่นเดิมบนทั้งสี่ด้านของชิปหน่วยความจำแฟลชถูกแปลงเป็นแถวของปุ่มนูน ในตัวอย่างนี้ ใช้ชั้นฉนวนสองชั้นบนพื้นผิวของอุปกรณ์ โดยมีชั้นโลหะสำหรับการจัดเรียงใหม่คั่นอยู่ตรงกลางเพื่อเปลี่ยนการกระจาย I/O หลังจากกระบวนการนี้ ปุ่มนูนที่ทำจากลูกบัดกรีจะถูกชุบด้วยไฟฟ้า และชิปจะกลายเป็นผลิตภัณฑ์ WLP

ข้อเสียของการกระจายการออกแบบแผ่นเชื่อมต่อสายไฟไปยังแผ่นเชื่อมต่อลูกบอลบัดกรีคือ ผลิตภัณฑ์ WLP ที่ได้นั้นอาจไม่เหมาะสมที่สุดในแง่ของการออกแบบอุปกรณ์ โครงสร้าง หรือต้นทุนการผลิต อย่างไรก็ตาม เมื่อพิสูจน์ได้ว่ามีความเป็นไปได้ทางเทคนิคแล้ว วงจรสามารถออกแบบใหม่ได้เพื่อให้สามารถกำจัดการกระจายภายนอกได้ สถานการณ์นี้ได้กลายเป็นฉันทามติแล้ว สำหรับจุดประสงค์นี้ จึงมีการกำหนดขั้นตอนการกำหนดแบบสองเฟสขึ้นเป็นพิเศษ การเปลี่ยนแปลงในรุ่นต่อไปอาจเป็นการรวมชั้นการกระจายเข้าไว้ในชั้นโลหะสุดท้ายของชิป หรือการออกแบบใหม่ของสายสัญญาณที่สั้นที่สุดเพื่อปรับปรุงประสิทธิภาพ

ซัคโก้ ไมโคร SLKOR ผลิตภัณฑ์ชิปควบคุมแรงดันไฟฟ้าเชิงเส้น SL78L05

การออกแบบใหม่อาจต้องเพิ่มเครื่องมือซอฟต์แวร์ใหม่ สายสัญญาณ สายไฟ และสายกราวด์ที่ออกแบบใหม่นั้นมีต้นทุนการผลิตต่ำมาก เนื่องจากช่วยลดขั้นตอนการกระจายสัญญาณเพิ่มเติมและกระบวนการที่เกี่ยวข้อง โพลิเมอร์ถูกนำมาใช้สำหรับการปรับระนาบแผ่นเวเฟอร์ซิลิคอน เพื่อป้องกันชิป และใช้เป็นสารเคลือบผิวมาตรฐาน สำหรับ WLP แบบกระจายสัญญาณฟิล์มบาง วิธีการ WLP แบบโพลิเมอร์ชั้นเดียวเป็นการออกแบบที่คุ้มค่ากว่า

การผลิตไมโครบั๊มพ์ระดับเวเฟอร์

นับตั้งแต่เริ่มใช้เมื่อ 50 ปีที่แล้ว เทคโนโลยีการเชื่อมต่อด้วยลวด (wire bonding) ได้รับการพิจารณาว่าเป็นเทคโนโลยีการเชื่อมต่อที่อเนกประสงค์และเชื่อถือได้ อย่างไรก็ตาม ด้วยการพัฒนาอย่างรวดเร็วของระบบสื่อสารเคลื่อนที่ ระบบการเข้าถึงไร้สายสำหรับอีคอมเมิร์ซทางอินเทอร์เน็ต ระบบบลูทูธ และเทคโนโลยีระบบระบุตำแหน่งแบบร่ม (GPS) โทรศัพท์มือถือจึงกลายเป็นตัวขับเคลื่อนการเติบโตที่แข็งแกร่งและเร็วที่สุดของหน่วยความจำความหนาแน่นสูง พวกมันกำลังเข้ามาแทนที่พีซีในฐานะตัวขับเคลื่อนเทคโนโลยีของหน่วยความจำความหนาแน่นสูง ความต้องการต้นทุนที่ต่ำกว่า ขนาดที่เล็กกว่า ประสิทธิภาพการทำงานของอุปกรณ์ที่เร็วขึ้น อายุการใช้งานแบตเตอรี่ที่ยาวนานขึ้น การระบายความร้อนที่ดีขึ้น กระบวนการผลิตที่เป็นมิตรต่อสิ่งแวดล้อม และความน่าเชื่อถือของอุปกรณ์ที่สูงขึ้น ทำให้นักออกแบบหันมาสนใจเทคโนโลยีการเชื่อมต่อแบบฟลิปชิป (flip-chip bump) เพื่อทดแทนเทคโนโลยีการเชื่อมต่อด้วยลวดแบบดั้งเดิม

แรงผลักดันทางเทคนิคที่สำคัญสำหรับการพัฒนาเทคโนโลยีการเชื่อมต่อแบบตะกั่ว-ดีบุก มาจากการที่ขนาดของอุปกรณ์เล็กลงอย่างต่อเนื่อง ภายใต้มาตรฐานเทคโนโลยี 130 นาโนเมตร ประมาณ 30% ของชิปตรรกะจำเป็นต้องใช้เทคโนโลยีการเชื่อมต่อแบบตะกั่ว-ดีบุก อย่างไรก็ตาม ภายใต้มาตรฐานเทคโนโลยี 90 นาโนเมตร ตัวเลขนี้เพิ่มขึ้นเป็น 60% และเมื่อมีการผลิตอุปกรณ์ 65 นาโนเมตรในปริมาณมาก ความต้องการเทคโนโลยีการเชื่อมต่อแบบทองคำก็เพิ่มขึ้นเป็นมากกว่า 80%

WLP เป็นเทคโนโลยีที่พัฒนาต่อยอดมาจากเทคโนโลยี BGA และเป็น CSP ที่ได้รับการปรับปรุงและพัฒนาให้ดียิ่งขึ้น บางคนเรียก WLP ว่า Wafer-Level Chip Size Packaging (WLP-CSP) เทคโนโลยีนี้ไม่เพียงแต่สะท้อนถึงข้อดีทางเทคนิคของ BGA และ CSP อย่างเต็มที่เท่านั้น แต่ยังถือเป็นความก้าวหน้าครั้งสำคัญในเทคโนโลยีการบรรจุภัณฑ์อีกด้วย เทคโนโลยีการบรรจุภัณฑ์ระดับเวเฟอร์ใช้เทคโนโลยีการผลิตแบบจำนวนมาก ซึ่งสามารถลดขนาดบรรจุภัณฑ์ให้เหลือขนาดเท่ากับชิป IC ลดต้นทุนการผลิตได้อย่างมาก และรวมการบรรจุภัณฑ์และการผลิตชิปเข้าด้วยกัน ซึ่งจะเปลี่ยนแปลงการแยกส่วนของอุตสาหกรรมการผลิตชิปและการบรรจุภัณฑ์ชิปอย่างสิ้นเชิง ด้วยเหตุนี้ เทคโนโลยีการบรรจุภัณฑ์ระดับเวเฟอร์จึงได้รับความสนใจอย่างมากนับตั้งแต่เริ่มปรากฏ และมีการพัฒนาและการใช้งานอย่างกว้างขวางอย่างรวดเร็ว

การเคลือบโลหะใต้ปุ่ม (UBM)

ในการเชื่อมต่อแบบฟลิปชิป ชั้น UBM เป็นชั้นเชื่อมต่อที่สำคัญระหว่างแผ่นโลหะและบัมพ์ทองหรือบัมพ์บัดกรีบนไอซี ชั้นนี้เป็นหนึ่งในองค์ประกอบหลักของเทคโนโลยีการบรรจุภัณฑ์แบบฟลิปชิป และให้การเชื่อมต่อทางไฟฟ้าและทางกลที่มีความน่าเชื่อถือสูงทั้งในส่วนของวงจรและบัมพ์บัดกรีของชิป ชั้น UBM ที่อยู่ระหว่างบัมพ์และแผ่น I/O ต้องมีการยึดเกาะที่ดีพอต่อแผ่นโลหะและชั้นพาสซิเวชันของเวเฟอร์ ป้องกันแผ่นโลหะในระหว่างขั้นตอนการประมวลผลถัดไป รักษาความต้านทานการสัมผัสต่ำระหว่างแผ่นโลหะและบัมพ์ ทำหน้าที่เป็นกำแพงกั้นการแพร่กระจายที่มีประสิทธิภาพระหว่างแผ่นโลหะและบัมพ์ และทำหน้าที่เป็นชั้นเริ่มต้นสำหรับการตกตะกอนของบัมพ์บัดกรีหรือบัมพ์ทอง

โดยทั่วไปแล้วชั้น UBM (Under-Bump Metal) จะได้มาจากการเคลือบโลหะหลายชั้นลงบนพื้นผิวเวเฟอร์ทั้งหมด เทคนิคที่ใช้ในการเคลือบชั้น UBM ได้แก่ การระเหย การชุบด้วยไฟฟ้าแบบไม่ใช้กระแสไฟฟ้า และการเคลือบแบบสปัตเตอร์ ในการบรรจุภัณฑ์ขั้นสูง การทำเวเฟอร์บัมพ์มีความสำคัญอย่างยิ่งทั้งในแง่ของต้นทุนและเทคโนโลยี ในการผลิตเวเฟอร์บัมพ์ การเคลือบโลหะคิดเป็นมากกว่า 50% ของต้นทุนทั้งหมด ขั้นตอนการเคลือบโลหะที่พบมากที่สุดในการผลิตเวเฟอร์บัมพ์ คือ การเคลือบโลหะใต้บัมพ์ (UBM) และการเคลือบตัวบัมพ์เอง ซึ่งโดยทั่วไปจะทำได้โดยกระบวนการชุบด้วยไฟฟ้า

เทคโนโลยีการชุบด้วยไฟฟ้าสามารถสร้างระยะห่างระหว่างปุ่มนูนที่แคบมากและรักษาผลผลิตได้สูง นอกจากนี้ เทคโนโลยีนี้ยังมีการใช้งานที่หลากหลายและสามารถผลิตปุ่มนูนที่มีขนาด ระยะห่าง และรูปทรงเรขาคณิตที่แตกต่างกันได้ เทคโนโลยีการชุบด้วยไฟฟ้าถูกนำมาใช้มากขึ้นในการผลิตปุ่มนูนบนเวเฟอร์และกลายเป็นวิธีแก้ปัญหาที่ใช้งานได้จริงที่สุด

ขั้นตอนแรกคือการสร้างชั้น UBM บนเวเฟอร์ จากนั้นจึงทำการเคลือบกาวหนาและฉายแสงเพื่อสร้างแม่แบบสำหรับการชุบบัดกรีด้วยไฟฟ้า หลังจากชุบแล้ว จะทำการกำจัดสารต้านทานแสงออก และกัดชั้น UBM ที่ฉายแสงออกไป ขั้นตอนสุดท้ายคือการหลอมใหม่เพื่อสร้างลูกบัดกรี ขั้นตอนโดยละเอียดของการชุบด้วยไฟฟ้าเพื่อผลิตไมโครบั๊มพ์มีดังนี้:

▲ระเหย/สปัตเตอร์ชั้นโลหะของชั้นนำไฟฟ้าเริ่มต้นบนเวเฟอร์
▲ เคลือบสารไวแสงลงบนแผ่นเวเฟอร์โดยใช้เครื่องเคลือบแบบหมุนเหวี่ยง;
▲รูปแบบอาร์เรย์หน้าต่างอิเล็กโทรดแบบโฟโตลิโทกราฟี
▲การเคลือบโลหะลงบนตัววัตถุขนาดเล็กที่ฝังอยู่ในสารไวแสงผ่านรูเล็กๆ
▲ลอกสารไวแสงออก;
▲กัดเซาะชั้นนำไฟฟ้าที่โผล่ออกมาของผลึกต้นแบบ
▲เคลือบสารโฟโตเรซิสต์หนาๆ ลงบนชิ้นส่วนโลหะที่ฝังอยู่
▲แกะสลักปุ่มนูน Au;
▲ค่อยๆ ขูดกาวหนาๆ ออกบางส่วน เพื่อเผยให้เห็นส่วนที่ยื่นออกมาของชิ้นส่วนโลหะที่ฝังอยู่
▲การชุบโลหะด้วยไฟฟ้าเพื่อสร้างปุ่ม Au;
▲เคลือบชั้นทองคำหรือทองแดงบางๆ ไว้ด้านบนของชิ้นงานฝัง

ความเรียบเสมอกันของระดับความสูง หมายถึงความสม่ำเสมอของความสูงของปุ่มนูนทั้งหมดภายในแผ่นเวเฟอร์ ซึ่งเป็นข้อกำหนดที่เข้มงวดในกระบวนการเชื่อมต่อแบบฟลิปชิป ในการเชื่อมต่อแบบฟลิปชิป ความแตกต่างของความสูงของปุ่มนูนอาจนำไปสู่การกระจายแรงที่ไม่สม่ำเสมอ การแตกหักของชิป และการขาดตอนทางไฟฟ้า ข้อกำหนดทั่วไปสำหรับความเรียบเสมอกันของระดับความสูงของปุ่มนูนคือ ความแตกต่างของความสูงของปุ่มนูนทั่วทั้งชิปต้องไม่เกิน 5 ไมโครเมตร

ลิโทกราฟีฟิล์มหนา

เทคโนโลยีการผลิตระดับเวเฟอร์ เช่น การบัมพ์เวเฟอร์แบบละเอียด การกระจายแผ่นตะกั่ว และส่วนประกอบพาสซีฟแบบรวม ช่วยให้ได้โซลูชันที่สะดวกสำหรับแอปพลิเคชันมากมาย ปัจจุบัน อุปกรณ์ IC และ MEMS จำนวนมากได้นำเทคโนโลยีเหล่านี้มาใช้แล้ว การใช้เทคโนโลยีเหล่านี้ ทำให้สามารถบรรจุและทดสอบอุปกรณ์ได้ที่ระดับเวเฟอร์ ตามด้วยกระบวนการตัดแบ่งในภายหลัง โดยปกติแล้ว เทคโนโลยีการบรรจุขั้นสูงจะเกี่ยวข้องกับกระบวนการฟิล์มหนา 5 ถึง 100 ไมโครเมตร เช่น การเคลือบกาวหนาแบบหมุน การฉายแสงกาวหนาอย่างสม่ำเสมอโดยมีรอยหยักขนาดใหญ่บนพื้นผิว และการสร้างผนังด้านข้างกาวหนาที่ลาดชันมาก ระบบการฉายแสงแบบเต็มพื้นที่ที่มีกำลังขยายเท่ากันเป็นอุปกรณ์ที่สามารถตอบสนองความต้องการนี้ได้ ผลผลิตสูงและต้นทุนการปรับแนวต่ำ ทำให้เป็นระบบที่มีความสามารถในการแข่งขันสูงที่สุดสำหรับเครื่องฉายภาพแบบสเต็ปเปอร์ในด้านการพิมพ์หินฟิล์มหนา

กระบวนการบรรจุภัณฑ์ระดับเวเฟอร์ประกอบด้วย การเคลือบโลหะ การพิมพ์ภาพด้วยแสง การเคลือบฉนวน และการเคลือบฟิล์มโฟโตเรซิสต์หนาแบบหมุนเหวี่ยง การเคลือบตะกั่วบัดกรี และการบัดกรีแบบรีโฟลว์ กระบวนการสร้างลวดลายโดยทั่วไปเกี่ยวข้องกับการใช้โลหะหลายชั้นเพื่อสร้างชั้นโลหะใต้ปุ่ม (UBM) ซึ่งทำหน้าที่เป็นฐานสำหรับปุ่ม การนำไฟฟ้าของการเชื่อมต่อระหว่างปุ่มและเวเฟอร์ต้องดีมาก และชั้นพาสซิเวชันและชั้นโลหะใต้ปุ่มต้องมีการยึดเกาะที่ดี กระบวนการสร้างลวดลายโฟโตเรซิสต์มาตรฐานประกอบด้วย การทำความสะอาด การเคลือบกาว การอบก่อน การฉายแสง การอบหลัง การล้าง และการทำให้ฟิล์มแข็งตัว แต่ละขั้นตอนของกระบวนการจำเป็นต้องกำหนดชุดพารามิเตอร์ ซึ่งจะส่งผลต่อกระบวนการถัดไป หลังจากสร้างลวดลายโฟโตเรซิสต์แล้ว รูจะถูกเติมด้วยตะกั่วบัดกรีหรือทองคำโดยวิธีการชุบด้วยไฟฟ้าหรือการระเหย ขั้นตอนต่อไปคือการกำจัดโฟโตเรซิสต์และทำการรีโฟลว์ในเตาอบเพื่อเปลี่ยนปุ่มทรงกระบอกให้เป็นปุ่มทรงกลม

ซัคโก้ ไมโคร SLKOR ผลิตภัณฑ์ทรานซิสเตอร์ PNP

สารเคลือบโฟโตเรซิสต์หนาจะคงอยู่บนชิปเพื่อทำหน้าที่เป็นมาสก์สำหรับการสร้างแม่พิมพ์ขนาดเล็กของข้อต่อบัดกรีโลหะ สารเคลือบสำหรับการกระจายตัวสามารถติดตั้งเพิ่มเติมลงในรูปแบบของบัมพ์ หรือใช้เป็นตัวเชื่อมระหว่างแผ่นรองรอบขอบและอาร์เรย์แผ่นรองแบบกระจายพื้นที่ที่ทำจากฟิล์มโพลีซิลิคอนหนา 5 ถึง 100 ไมโครเมตร ซึ่งมีคุณสมบัติทางไฟฟ้า เคมี กลไก และความร้อนที่แตกต่างกัน การแยกเส้นทางการกระจายตัวต้องใช้วัสดุที่มีความแข็งแรงสูง เสถียรภาพทางความร้อนสูง และค่าสัมประสิทธิ์ฉนวนต่ำ วัสดุเหล่านี้ได้รับการพัฒนาขึ้นแล้ว วัสดุประเภทหนึ่งเรียกว่าโพลีอิไมด์ (เช่น ซีรี่ส์ PI ที่พัฒนาโดย DuPont) และวัสดุฉนวนอีกประเภทหนึ่งคือไซโคลทีน (BCB) จาก Dow Chemicals ในสหรัฐอเมริกา PI และ BCB ถูกนำมาใช้กันอย่างแพร่หลายในบรรจุภัณฑ์บัมพ์ฟลิปชิปและกระบวนการบรรจุภัณฑ์อื่นๆ

แม่พิมพ์ขนาดเล็กที่ใช้แผ่นโฟโตเรซิสต์ฟิล์มหนา ปุ่มนูน และโครงสร้างชั้นโลหะใต้ลูกบอล สามารถตอบสนองความต้องการที่แตกต่างกันใน WLP ได้ แม้ว่าวัสดุเคลือบโลหะที่ใช้กันทั่วไปจะเป็นดีบุก-ตะกั่ว ทอง และทองแดง แต่ก็ยังมีวัสดุอื่นๆ อีกหลายชนิดที่สามารถนำมาใช้ได้ วัสดุที่ใช้ในงานมาตรฐานต้องการการถ่ายโอนภาพกราฟิกที่มีความละเอียดสูงและคุณสมบัติการลอกออกง่าย การใช้งานจริงหลายอย่างต้องการความหนาของโฟโตเรซิสต์เกิน 100 ไมโครเมตร เพื่อให้ได้ความหนาดังกล่าว ผู้ผลิตจึงพัฒนาวัสดุเคลือบที่เหมาะสม

เพื่อตอบสนองความต้องการเหล่านี้ ผู้ผลิตได้พัฒนาวัสดุและอุปกรณ์กระบวนการที่เกี่ยวข้อง วัสดุหลายชนิดสามารถสร้างชั้นเคลือบโฟโตเรซิสต์ที่ "บาง" (เช่น 2-10 ไมโครเมตร) ได้บนอุปกรณ์กระบวนการผลิตเซมิคอนดักเตอร์มาตรฐาน โฟโตเรซิสต์ AZP4330 (Anzhi Electronic Materials Group) และ Shipley's 955 (Rohm & Haas Company/Shipley Company) ใช้ในการสร้างฟิล์มโฟโตเรซิสต์ที่มีความหนา 5 ถึง 100 ไมโครเมตร การเคลือบโฟโตเรซิสต์ที่มีความหนา 25 ไมโครเมตร สามารถทำได้โดยใช้กระบวนการเคลือบหลายชั้น แต่จะเพิ่มเวลาและต้นทุนในการผลิต AZ P4620 และ SPR 220 สามารถสร้างความหนา 25 ไมโครเมตรได้ในชั้นเดียว สำหรับการเคลือบที่หนาขึ้น ตัวเลือกของวัสดุและความหนาจะน้อยลง มีข้อดีด้านต้นทุนมากมายเมื่อใช้การเคลือบชั้นเดียวเพื่อให้ได้ชั้นเคลือบโฟโตเรซิสต์ที่ต้องการ ดังนั้นจึงจำเป็นอย่างยิ่งที่จะต้องพัฒนาวัสดุโฟโตเรซิสต์ที่มีความหนาของชั้นเดียว 50 ไมโครเมตรขึ้นไป วัสดุอย่างเช่น JSR THB-611P และ AZPLP100XT ของ Anzhi Electronic Materials Group สามารถเคลือบโฟโตเรซิสต์ชั้นเดียวที่มีความหนา 60 ไมโครเมตรขึ้นไปได้ งานวิจัยล่าสุดส่วนใหญ่ใช้ AZ9260 ในการเคลือบโฟโตเรซิสต์ชั้นเดียวที่มีความหนา 65 ไมโครเมตร และใช้ AZ50XT ในการเคลือบโฟโตเรซิสต์ชั้นเดียวที่มีความหนา 100 ไมโครเมตร

กระบวนการผลิตฟิล์มหนามีข้อกำหนดพิเศษบางประการสำหรับระบบ ระบบการจัดตำแหน่งต้องสามารถระบุรูปแบบทางเรขาคณิตเป็นเครื่องหมายการจัดตำแหน่งได้อย่างสม่ำเสมอทั่วทั้งช่วงความหนาของกาวและความสูงเฉพาะของพื้นผิวเวเฟอร์ เนื่องจากแหล่งกำเนิดแสงใช้แสงขนานในการฉายแสงโดยไม่ต้องอาศัยการโฟกัส จึงสามารถทำได้โดยใช้เครื่องลิโทกราฟีแบบใกล้เคียงร่วมกับหลักการฉายแสงเงา ข้อกำหนดของกระบวนการโฟโตลิโทกราฟีสำหรับเครื่องฉายแสงจัดตำแหน่งหน้ากากแบบใกล้เคียง ได้แก่ ความเข้มสูง ความสม่ำเสมอสูง ความยาวคลื่นแสง UV ที่สอดคล้องกับความยาวคลื่นที่ไวต่อแสงของโฟโตเรซิสต์ ความแม่นยำในการจัดตำแหน่งระดับต่ำกว่าไมครอน และช่องว่างที่แม่นยำ ควบคุมได้ และสม่ำเสมอระหว่างหน้ากากและเวเฟอร์ในระหว่างกระบวนการฉายแสง

เทคโนโลยี NanoAlign ของ EVG ได้รับการออกแบบให้มีความแม่นยำและความละเอียดในการจัดตำแหน่งสูงสุด และมีต้นทุนการใช้งานต่ำที่สุด เพื่อเน้นย้ำถึงข้อดีของเทคโนโลยีการฉายแสงแบบเต็มพื้นที่ ปัจจุบัน เครื่องฉายแสงทั้งหมดของบริษัทใช้เทคโนโลยีนี้ โดยมีเป้าหมายหลักคือ การควบคุมความผิดปกติอย่างมีประสิทธิภาพ และความละเอียดในการจัดตำแหน่งแบบไดนามิกต่ำกว่า 100 นาโนเมตร อุปกรณ์ของบริษัทประกอบด้วยอุปกรณ์เคลือบกาวแบบพิเศษ และเครื่องฉายแสงแบบสัมผัส/ระยะใกล้ที่ดัดแปลงมาจากรุ่นมาตรฐาน เครื่องฉายแสงรุ่นล่าสุด EVG6200 Infinity ขนาด 200 มม. และ EVG IQ Aligner ขนาด 300 มม. มีความยืดหยุ่นที่ดีและอินเทอร์เฟซที่ใช้งานง่าย และสามารถตอบสนองความต้องการการผลิตในระดับอุตสาหกรรมของเวเฟอร์ขนาดเส้นผ่านศูนย์กลาง 200 มม. และ 300 มม. ที่ต้องการกระบวนการเคลือบกาวหนาได้อย่างเต็มที่

การทำให้แผ่นเวเฟอร์บางลง

เทคโนโลยีการทำให้ชิปบางลงมีความสำคัญอย่างยิ่งในเทคโนโลยีการบรรจุชิปแบบซ้อน เนื่องจากช่วยลดความสูงในการติดตั้งบรรจุภัณฑ์และทำให้สามารถซ้อนชิปได้โดยไม่ต้องเพิ่มความสูงโดยรวมของระบบชิปแบบซ้อน สมาร์ทการ์ดและ RFID เป็นแอปพลิเคชันชิปเดี่ยวที่บางที่สุด ซึ่งเป็นส่วนสำคัญของข้อกำหนดเวเฟอร์บาง ชิปที่บางลงจะเพิ่มความน่าเชื่อถือต่อวงจรความร้อนและรองรับผลิตภัณฑ์ที่บาง อย่างไรก็ตาม ความบางของชิปขึ้นอยู่กับเส้นผ่านศูนย์กลางของเวเฟอร์และกระบวนการ WLP เนื่องจากพื้นผิวเวเฟอร์ที่บางมีแนวโน้มที่จะเสียหาย ทำให้เกิดรอยแตกขนาดเล็ก และทำให้เวเฟอร์แตกในระหว่างการใช้งานในขั้นตอนต่อไป เนื่องจากการเจียรด้านหลังของเวเฟอร์เป็นขั้นตอนสุดท้ายของกระบวนการผลิตเวเฟอร์ ดังนั้นขอบเขตที่เวเฟอร์จำเป็นต้องบางลงจึงถูกจำกัดโดยกระบวนการ WLP ด้วยเหตุนี้ การบรรจุระดับเวเฟอร์จึงถือเป็นส่วนขยายของกระบวนการผลิตเวเฟอร์ และควรพิจารณาขอบเขตการใช้งานของขั้นตอนกระบวนการบรรจุภัณฑ์เมื่อออกแบบกระบวนการผลิตเวเฟอร์

การที่ค่าสัมประสิทธิ์การขยายตัวทางความร้อนระหว่างซิลิคอนและวัสดุรองรับไม่ตรงกันอย่างเหมาะสม เป็นสาเหตุสำคัญที่ทำให้เกิดความล้มเหลวเนื่องจากความล้าของลูกบัดกรีที่บรรจุในแพ็คเกจ ในระหว่างการทดสอบวงจรความร้อนและการใช้งานจริง นอกจากนี้ ความล้มเหลวนี้ยังเกี่ยวข้องอย่างใกล้ชิดกับความแข็งแรงของแต่ละส่วนประกอบ ยิ่งชิปบางลงเท่าใด ก็ยิ่งมีความยืดหยุ่นมากขึ้นเท่านั้น และความต้านทานต่อความล้าของลูกบัดกรีก็จะดีขึ้น ดังนั้น การทำให้เวเฟอร์บางลงและลดความหนาของชิปจึงเป็นมาตรการสำคัญอย่างหนึ่งในการปรับปรุงความน่าเชื่อถือของลูกบัดกรี การทำให้เวเฟอร์บางลงก่อนกระบวนการบรรจุภัณฑ์ระดับเวเฟอร์อาจทำให้เวเฟอร์เสียรูปหรือแตกได้ง่าย ซึ่งเป็นสิ่งที่ไม่พึงประสงค์ การทำให้เวเฟอร์บางลงหลังจากกระบวนการบรรจุภัณฑ์ระดับเวเฟอร์เสร็จสมบูรณ์แล้วเป็นวิธีที่ดีกว่า แต่ทำได้ยาก เทคโนโลยีและอุปกรณ์สำหรับการผลิตบรรจุภัณฑ์ระดับเวเฟอร์ยังอยู่ในระหว่างการพัฒนา

ข้อดีของการบรรจุภัณฑ์ระดับเวเฟอร์

การบรรจุภัณฑ์ระดับเวเฟอร์นั้นอยู่บนพื้นฐานของเทคโนโลยี BGA และเป็นการปรับปรุงและพัฒนา CSP ให้ดียิ่งขึ้น ซึ่งสะท้อนให้เห็นถึงข้อดีทางเทคนิคของ BGA และ CSP อย่างเต็มที่ และมีข้อดีที่เป็นเอกลักษณ์หลายประการ:

① ประสิทธิภาพในการแปรรูปบรรจุภัณฑ์สูง และผลิตโดยใช้กระบวนการผลิตจำนวนมากในรูปแบบแผ่นเวเฟอร์

② มีข้อดีของบรรจุภัณฑ์แบบฟลิปชิป คือ น้ำหนักเบา บาง สั้น และเล็ก

③ต้นทุนของโรงงานผลิตบรรจุภัณฑ์ระดับเวเฟอร์นั้นต่ำ และสามารถใช้ประโยชน์จากอุปกรณ์การผลิตระดับเวเฟอร์ได้อย่างเต็มที่โดยไม่จำเป็นต้องลงทุนสร้างสายการผลิตบรรจุภัณฑ์เพิ่มเติม

④การออกแบบชิปและการออกแบบบรรจุภัณฑ์ระดับเวเฟอร์สามารถพิจารณาได้อย่างสม่ำเสมอและดำเนินการไปพร้อมกัน ซึ่งจะช่วยเพิ่มประสิทธิภาพในการออกแบบและลดต้นทุนในการออกแบบ

⑤ ในกระบวนการบรรจุภัณฑ์ระดับเวเฟอร์ทั้งหมด ตั้งแต่การผลิตชิป การบรรจุภัณฑ์ ไปจนถึงการจัดส่งผลิตภัณฑ์ไปยังผู้ใช้ ขั้นตอนกลางลดลงอย่างมากและวงจรการผลิตสั้นลงอย่างมาก ซึ่งจะนำไปสู่การลดต้นทุนอย่างหลีกเลี่ยงไม่ได้

⑥ต้นทุนของการบรรจุชิปในระดับเวเฟอร์มีความสัมพันธ์อย่างใกล้ชิดกับจำนวนชิปบนแต่ละเวเฟอร์ ยิ่งมีชิปบนเวเฟอร์มากเท่าไร ต้นทุนของการบรรจุชิปในระดับเวเฟอร์ก็จะยิ่งต่ำลงเท่านั้น การบรรจุชิปในระดับเวเฟอร์เป็นการบรรจุชิปที่มีขนาดเล็กที่สุดและต้นทุนต่ำที่สุด เทคโนโลยีการบรรจุชิปในระดับเวเฟอร์เป็นเทคโนโลยีการบรรจุชิปสำหรับการผลิตจำนวนมากอย่างแท้จริง

ข้อดีของ WLP คือเป็นเทคโนโลยีการบรรจุภัณฑ์ระดับชิป (CSP) ที่เหมาะสมสำหรับวงจรรวมขนาดเล็ก เนื่องจากการใช้เทคโนโลยีการบรรจุภัณฑ์แบบขนานและการทดสอบทางอิเล็กทรอนิกส์ในระดับเวเฟอร์ ทำให้สามารถลดพื้นที่ของชิปได้อย่างมากในขณะที่เพิ่มผลผลิต เนื่องจากมีการใช้การทำงานแบบขนานสำหรับการเชื่อมต่อชิปในระดับเวเฟอร์ ต้นทุนของแต่ละ I/O จึงสามารถลดลงได้อย่างมาก นอกจากนี้ การใช้ขั้นตอนการทดสอบระดับเวเฟอร์ที่ง่ายขึ้นจะช่วยลดต้นทุนลงได้อีก การบรรจุภัณฑ์ระดับเวเฟอร์สามารถใช้ในการบรรจุและทดสอบชิปในระดับเวเฟอร์ได้

แนวโน้มการพัฒนาเทคโนโลยีการบรรจุภัณฑ์ระดับเวเฟอร์

เทคโนโลยีการบรรจุภัณฑ์ระดับเวเฟอร์ต้องมุ่งมั่นลดต้นทุน ปรับปรุงระดับความน่าเชื่อถืออย่างต่อเนื่อง และขยายการใช้งานในไอซีขนาดใหญ่ ในส่วนของเทคโนโลยีลูกบอลบัดกรี จะมีการพัฒนาเทคโนโลยีลูกบอลบัดกรีไร้สารตะกั่วและเทคโนโลยีลูกบอลบัดกรีที่มีสารตะกั่วสูง ด้วยการขยายขนาดของเวเฟอร์ไอซีอย่างต่อเนื่องและความก้าวหน้าของเทคโนโลยีการผลิต ผู้ผลิตไอซีจะทำการวิจัยและพัฒนาเทคโนโลยีการบรรจุภัณฑ์ระดับเวเฟอร์รุ่นใหม่ เทคโนโลยีรุ่นนี้ไม่เพียงแต่จะตอบสนองความต้องการของเวเฟอร์ขนาดเส้นผ่านศูนย์กลาง 300 มม. เท่านั้น แต่ยังสามารถปรับให้เข้ากับข้อกำหนดล่าสุดของเทคโนโลยีการเดินสายทองแดงและเทคโนโลยีฉนวนไดอิเล็กตริกที่มีค่าคงที่ไดอิเล็กตริกต่ำได้อีกด้วย นอกจากนี้ ยังมีความต้องการที่จะปรับปรุงความสามารถของการบรรจุภัณฑ์ระดับเวเฟอร์ในการรับกระแสไฟฟ้าและทนต่ออุณหภูมิ เทคโนโลยี WLBI (การทดสอบและการเสื่อมสภาพระดับเวเฟอร์) ก็เป็นหัวข้อสำคัญที่ต้องศึกษาเช่นกัน เทคโนโลยี WLBI คือการทำการทดสอบทางไฟฟ้าและการเสื่อมสภาพโดยตรงบนเวเฟอร์ไอซี ซึ่งมีความสำคัญอย่างยิ่งต่อการลดความซับซ้อนของกระบวนการและลดต้นทุนการผลิตสำหรับการบรรจุภัณฑ์ระดับเวเฟอร์

ซัคโก้ ไมโคร SLKOR ผลิตภัณฑ์ไดโอด Schottky

สรุป

เทคโนโลยีการบรรจุชิปแบบระดับเวเฟอร์เป็นเทคโนโลยีการบรรจุชิปต้นทุนต่ำสำหรับการผลิตจำนวนมาก การบรรจุชิปแบบระดับเวเฟอร์มีขนาดเท่ากับชิปและเป็นอุปกรณ์ติดตั้งบนพื้นผิวขนาดเล็กที่สุด เนื่องจากข้อดีหลายประการของการบรรจุชิปแบบระดับเวเฟอร์ เทคโนโลยีนี้จึงได้รับการพัฒนาอย่างรวดเร็วโดยได้รับแรงผลักดันจากความต้องการในการย่อขนาดและลดต้นทุนของอุปกรณ์อิเล็กทรอนิกส์สมัยใหม่ ปัจจุบัน เทคโนโลยีการบรรจุชิปแบบระดับเวเฟอร์มักเหมาะสำหรับชิปขนาดเล็กที่มีจำนวน I/O น้อย อุตสาหกรรมยังต้องการพัฒนาเทคโนโลยีใหม่ ๆ เพื่อลดต้นทุนการผลิตและพัฒนาการบรรจุชิปแบบระดับเวเฟอร์สำหรับชิปขนาดใหญ่และการบรรจุชิปแบบระดับเวเฟอร์ที่มีระยะห่างของลูกบอลบัดกรีละเอียด

ในการเลือกประเภทบรรจุภัณฑ์สำหรับอุปกรณ์อิเล็กทรอนิกส์สมัยใหม่ สิ่งสำคัญคือต้องตอบสนองความต้องการด้านการออกแบบไปพร้อมกับการลดต้นทุนให้เหลือน้อยที่สุด เทคโนโลยีการบรรจุภัณฑ์ระดับเวเฟอร์ในปัจจุบันเป็นเพียงทางเลือกหนึ่งเท่านั้น ยังคงมีงานอีกมากที่ต้องทำเพื่อให้เทคโนโลยีการบรรจุภัณฑ์ระดับเวเฟอร์กลายเป็นเทคโนโลยีการผลิตหลักสำหรับผลิตภัณฑ์ปริมาณมากและหลากหลายในอนาคต การผสมผสานการออกแบบชิปเซมิคอนดักเตอร์และบรรจุภัณฑ์ WLP จะนำมาซึ่งประโยชน์ต่อการจัดวางอุปกรณ์ WLP และปรับปรุงประสิทธิภาพของอุปกรณ์อย่างแน่นอน ใน WLP เนื่องจากขั้นตอนการบรรจุภัณฑ์ของอุปกรณ์ทั้งหมดบนเวเฟอร์ดำเนินการพร้อมกัน การประมวลผลแบบกลุ่มจึงสามารถลดต้นทุนการบรรจุภัณฑ์ได้ (บทความนี้คัดลอกมาจาก "อุปกรณ์พิเศษสำหรับอุตสาหกรรมอิเล็กทรอนิกส์")

เอกสารแนบ: ความแตกต่างระหว่าง Fan-in และ Fan-out

จากมุมมองของลักษณะทางเทคนิค การบรรจุภัณฑ์ระดับเวเฟอร์ (WLP) แบ่งออกเป็นสองประเภทหลัก ได้แก่ แบบ Fan-in และแบบ Fan-out การบรรจุภัณฑ์ WLP แบบดั้งเดิมส่วนใหญ่ใช้แบบ Fan-in และใช้ในไอซีที่มีจำนวนขาต่ำ อย่างไรก็ตาม เมื่อจำนวนขาเอาต์พุตสัญญาณของไอซีเพิ่มขึ้น ข้อกำหนดสำหรับระยะห่างระหว่างขา (Ball Pitch) ก็จะเข้มงวดมากขึ้น นอกจากนี้ การสร้างแผงวงจรพิมพ์ (PCB) ยังต้องมีการปรับขนาดการบรรจุภัณฑ์หลังไอซีและตำแหน่งของขาเอาต์พุตสัญญาณ ดังนั้นจึงมีการคิดค้นการบรรจุภัณฑ์ WLP ประเภทใหม่ๆ ขึ้นมา เช่น แบบกระจาย (Fan-out) และแบบ Fan-in บวก Fan-out กระบวนการผลิตยังแตกต่างจากแนวคิดการบรรจุภัณฑ์ WLP แบบดั้งเดิมอีกด้วย

ตามคำกล่าวของโจว เสี่ยวหยาง ประธานบริษัทแอมคอร์ ไชน่า: ขนาดของชิปที่ใช้บรรจุภัณฑ์แบบ Fan-in นั้นเท่ากับขนาดของผลิตภัณฑ์บนระนาบสองมิติ และชิปมีพื้นที่เพียงพอสำหรับติดตั้งอินเทอร์เฟซ I/O ทั้งหมด เมื่อขนาดของชิปไม่เพียงพอที่จะรองรับอินเทอร์เฟซ I/O ทั้งหมด จึงจำเป็นต้องใช้ Fan-out แน่นอนว่า Fan-out ทั่วไปยังเพิ่มส่วนประกอบแอคทีฟและ/หรือพาสซีฟเพื่อสร้าง SIP ในขณะที่ขยายพื้นที่ด้วย

เรามาพูดถึงประเภทการรับอินพุตจากพัดลมกันก่อน

จากรายงานของ Mammes Consulting เทคโนโลยีบรรจุภัณฑ์แบบ Fan-in ได้ถูกนำมาใช้และเติบโตอย่างต่อเนื่องมานานกว่าสิบปีแล้ว และยังคงเป็นที่น่าสนใจในปัจจุบันเนื่องจากคุณสมบัติที่โดดเด่น คือ ขนาดบรรจุภัณฑ์ที่เล็กที่สุดและต้นทุนต่ำ ด้วยข้อดีเหล่านี้ เทคโนโลยีนี้จึงค่อยๆ แทรกซึมเข้าสู่ตลาดอุปกรณ์พกพาและแท็บเล็ตที่เน้นขนาดเล็ก และยังคงมีบทบาทสำคัญในตลาดอุปกรณ์เหล่านี้ คาดว่ากว่า 90% ของเทคโนโลยีบรรจุภัณฑ์แบบ Fan-in ถูกนำไปใช้ในอุตสาหกรรมโทรศัพท์มือถือ และในส่วนของการประยุกต์ใช้ เทคโนโลยีบรรจุภัณฑ์แบบ Fan-in พบว่ากว่า 30% ของอุปกรณ์ที่บรรจุในสมาร์ทโฟนระดับไฮเอนด์ใช้เทคโนโลยีนี้ ดังนั้น เทคโนโลยีบรรจุภัณฑ์แบบ Fan-in จึงยังอยู่ในช่วงรุ่งเรืองของธุรกิจโทรศัพท์มือถือ

แม้ว่าอัตราการเติบโตของเทคโนโลยีการบรรจุภัณฑ์แบบ Fan-in จะค่อนข้างคงที่มาจนถึงปัจจุบัน แต่การเปลี่ยนแปลงในตลาดเซมิคอนดักเตอร์ทั่วโลกและความไม่แน่นอนที่เพิ่มขึ้นในแอปพลิเคชันในอนาคตย่อมส่งผลกระทบต่อแนวโน้มในอนาคตของเทคโนโลยีการบรรจุภัณฑ์แบบ Fan-in อย่างหลีกเลี่ยงไม่ได้ เนื่องจากการเติบโตของการจัดส่งสมาร์ทโฟนลดลงจาก 35% ในปี 2013 เหลือ 8% ในปี 2016 และคาดว่าจะลดลงเหลือ 6% ในปี 2020 แอปพลิเคชันของเทคโนโลยีการบรรจุภัณฑ์แบบ Fan-in ที่ขับเคลื่อนโดยตลาดสมาร์ทโฟนจึงเริ่มอิ่มตัวมากขึ้น แม้ว่าการเติบโตที่คาดการณ์ไว้จะไม่สูงนัก แต่สมาร์ทโฟนยังคงเป็นแรงขับเคลื่อนหลักสำหรับการพัฒนาอุตสาหกรรมเซมิคอนดักเตอร์ และคาดว่าการจัดส่งสมาร์ทโฟนจะแตะ 2 พันล้านเครื่องในปี 2020

ปัจจุบัน อุปกรณ์หลักที่บรรจุในรูปแบบ fan-in-package ได้แก่ ส่วนประกอบ WiFi/BT (เครือข่ายไร้สาย LAN, บลูทูธ), ตัวรับส่งสัญญาณ, PMIC (วงจรรวมการจัดการพลังงาน) และตัวแปลง DC/DC (คิดเป็นประมาณ 50% ของทั้งหมด) รวมถึงอุปกรณ์ดิจิทัล อนาล็อก และสัญญาณผสมต่างๆ เช่น MEMS และเซ็นเซอร์ภาพ ความท้าทายที่ใหญ่ที่สุดที่เทคโนโลยี fan-in-package อาจเผชิญในอนาคตคือการรวมฟังก์ชันของอุปกรณ์เข้ากับบรรจุภัณฑ์ระดับระบบ รูปด้านล่างแสดงให้เห็นถึงผลกระทบของการเติบโตของบรรจุภัณฑ์ระดับระบบต่อการจัดส่งบรรจุภัณฑ์ fan-in-package อัตราการเติบโตเฉลี่ยต่อปีโดยรวมลดลงจาก 9% เหลือ 6% รายงานฉบับนี้ให้การวิเคราะห์โดยละเอียดเกี่ยวกับการเติบโตของระบบในแพ็คเกจและผลกระทบต่อบรรจุภัณฑ์ fan-in-package

สำหรับตลาดการรวมชิป (fan-in market) สถิติจากปี 2015 แสดงให้เห็นว่าการบรรจุและทดสอบเซมิคอนดักเตอร์แบบเอาท์ซอร์สครองส่วนแบ่งตลาดหลัก ซึ่งรวมถึงผู้ผลิต IDM (TI, Texas Instruments) และโรงหล่อ (TSMC, TSMC) STATS ChipPAC แสดงให้เห็นถึงการพัฒนาแบบก้าวกระโดดอย่างแข็งแกร่งหลังจากถูก JCET เข้าซื้อกิจการ ในด้านการออกแบบ Qualcomm และ Broadcom ครองส่วนแบ่ง 50% ของตลาดการรวมชิปทั้งหมด

ในส่วนของเทคโนโลยีการบรรจุภัณฑ์ ในช่วงไม่กี่ปีที่ผ่านมา ตลาดส่วนใหญ่ให้ความสำคัญกับการพัฒนาเทคโนโลยีการบรรจุภัณฑ์ระดับเวเฟอร์แบบ fan-out เป็นหลัก อย่างไรก็ตาม เทคโนโลยีการบรรจุภัณฑ์แบบ fan-in ก็ได้สร้างเส้นทางการพัฒนาและแผนงานของตนเองขึ้นมาเช่นกัน นอกจากการขยายตัวเพิ่มเติมแล้ว ยังสามารถนำเทคโนโลยีที่เป็นนวัตกรรมอื่นๆ มาได้อีก เช่น การป้องกันแม่พิมพ์แบบหกด้าน รายงานฉบับนี้วิเคราะห์รายละเอียดของแผนงานเทคโนโลยีการบรรจุภัณฑ์แบบ fan-in สองแบบ ได้แก่ แบบหนึ่งสำหรับการผลิตจำนวนมาก (HVM) และอีกแบบหนึ่งสำหรับความพร้อมในการผลิต แผนงานนี้รวมถึงตัวนับ I/O, L/S, ระยะห่างของบัมพ์, ความหนาของบรรจุภัณฑ์, ขนาด ฯลฯ นอกจากนี้ รายงานฉบับนี้ยังวิเคราะห์เทคโนโลยีการบรรจุภัณฑ์แบบ fan-in จากมุมมองของการใช้โหนดเทคโนโลยี IC และการขยายตัวด้านหน้าของอุปกรณ์ IC แบบ fan-in เพิ่มเติม แม้ว่าเส้นทางการผลิต HVM ของเทคโนโลยีการบรรจุภัณฑ์แบบ fan-in จะขยายตัวช้ากว่าเทคโนโลยีการบรรจุภัณฑ์แบบ fan-out แต่เทคโนโลยีการบรรจุภัณฑ์แบบ fan-in ก็มีความสามารถในการตอบสนองเงื่อนไขการขยายตัวของการบรรจุภัณฑ์แบบ fan-out ส่วนใหญ่ และมีเส้นทางการพัฒนาที่พร้อมสำหรับการผลิตอยู่แล้ว

ต่อไปเรามาพูดถึงประเภทการกระจายสัญญาณแบบพัด (fan-out type) กันครับ

การบรรจุภัณฑ์แบบ Fan-out ใช้วิธีการดึงสายไฟออกมา ซึ่งมีต้นทุนค่อนข้างต่ำ ส่วนการบรรจุภัณฑ์แบบ Fan-out WLP นั้น ช่วยให้สามารถฝังชิปขนาดต่างๆ ได้หลากหลายชนิดเหมือนกับกระบวนการ WLP ซึ่งเทียบเท่ากับการลดชั้นการบรรจุภัณฑ์ลงหนึ่งชั้น หากมีการวางชิปหลายตัว ก็เทียบเท่ากับการกำจัดบรรจุภัณฑ์หลายชั้น ซึ่งช่วยลดต้นทุนของลูกค้าได้ ปัจจัยเดียวที่ส่งผลต่อต้นทุนของ IC ในขณะนี้คือขนาดของชิป

นับตั้งแต่ปี 2013 โรงงานผลิตบรรจุภัณฑ์และทดสอบรายใหญ่ทั่วโลกได้ขยายกำลังการผลิต FOWLP อย่างต่อเนื่อง โดยส่วนใหญ่เพื่อตอบสนองความต้องการด้านต้นทุนที่เข้มงวดของตลาดสมาร์ทโฟนระดับกลางถึงระดับล่าง เนื่องจาก FOWLP ไม่จำเป็นต้องใช้วัสดุแผ่นรองรับ จึงสามารถประหยัดต้นทุนบรรจุภัณฑ์ได้เกือบ 30% และความหนาของบรรจุภัณฑ์ก็บางกว่า ช่วยเพิ่มขีดความสามารถในการแข่งขันของผลิตภัณฑ์ของผู้ผลิตชิปได้

รายงานจาก Memes Consulting ชี้ให้เห็นว่าปี 2016 เป็นจุดเปลี่ยนในตลาดบรรจุภัณฑ์แบบ Fan-out การเข้ามาของ Apple และ TSMC ได้เปลี่ยนแปลงสถานะการใช้งานของเทคโนโลยีนี้ และอาจทำให้ตลาดเริ่มยอมรับเทคโนโลยีบรรจุภัณฑ์แบบ Fan-out อย่างค่อยเป็นค่อยไป ตลาดบรรจุภัณฑ์แบบ Fan-out จะแบ่งออกเป็นสองประเภท:

- ตลาด "หลัก" สำหรับบรรจุภัณฑ์แบบ Fan-out รวมถึงแอปพลิเคชันชิปเดี่ยว เช่น เบสแบนด์ การจัดการพลังงาน และทรานซีฟเวอร์ RF ตลาดนี้เป็นพื้นที่ใช้งานหลักสำหรับโซลูชันบรรจุภัณฑ์ระดับเวเฟอร์แบบ Fan-out และจะรักษาระดับการเติบโตที่มั่นคงต่อไป

- ตลาด "ความหนาแน่นสูง" สำหรับแพ็คเกจแบบ Fan-out เริ่มต้นจาก APE ของ Apple ซึ่งรวมถึงโปรเซสเซอร์ หน่วยความจำ และแอปพลิเคชันอื่นๆ ที่มีปริมาณข้อมูลขาเข้าและขาออกจำนวนมาก ตลาดนี้มีความไม่แน่นอนสูงและต้องการโซลูชันแบบบูรณาการใหม่ๆ และโซลูชันแพ็คเกจแบบ Fan-out ประสิทธิภาพสูง อย่างไรก็ตาม ตลาดนี้มีศักยภาพทางการตลาดสูงมาก

เนื่องจากเทคโนโลยีการบรรจุภัณฑ์แบบกระจาย (fan-out packaging) มีศักยภาพมหาศาลสำหรับตลาด "ความหนาแน่นสูง" และตลาด "หลัก" ที่มีการเติบโตอย่างมั่นคง จึงคาดว่าห่วงโซ่อุปทานในด้านนี้จะลงทุนอย่างหนักในความสามารถด้านการบรรจุภัณฑ์แบบกระจาย ผู้ผลิตบางรายสามารถนำเสนอการบรรจุภัณฑ์ระดับเวเฟอร์แบบกระจายได้แล้ว แต่หลายรายยังอยู่ในขั้นตอนการพัฒนาแพลตฟอร์มการบรรจุภัณฑ์แบบกระจายเพื่อเข้าสู่ตลาดการบรรจุภัณฑ์แบบกระจายและขยายกลุ่มผลิตภัณฑ์ของตน

นอกจาก TSMC แล้ว STATS ChipPAC (Singapore STATS ChipPAC) จะได้รับการสนับสนุนจาก JCET (Jiangsu Changdian Technology) เพื่อลงทุนเพิ่มเติมในการพัฒนาเทคโนโลยีการบรรจุภัณฑ์แบบ Fan-out (ในช่วงต้นปี 2015 Jiangsu Changdian Technology ได้เข้าซื้อกิจการ Singapore STATS ChipPAC ในราคา 780 ล้านดอลลาร์สหรัฐ); ASE (ASE Group) ได้สร้างความสัมพันธ์ความร่วมมืออย่างลึกซึ้งกับ Deca Technologies (ในเดือนพฤษภาคม 2016 Deca Technologies ได้รับเงินลงทุน 60 ล้านดอลลาร์สหรัฐจาก ASE Group และ ASE Group ได้รับเทคโนโลยีการบรรจุภัณฑ์ระดับเวเฟอร์แบบ Fan-out ซีรีส์ M และการอนุญาตกระบวนการผลิตจาก Deca Technologies); Amkor (Ankor Technology), SPIL (Silicon Products Technology) และ Powertech (Powertech) กำลังมุ่งเป้าไปที่การผลิตจำนวนมากในอนาคตและอยู่ในขั้นตอนการพัฒนาเทคโนโลยีการบรรจุภัณฑ์แบบ Fan-out ดูเหมือนว่า Samsung จะล้าหลังในการตัดสินใจว่าจะแข่งขันอย่างไร

ในแง่ของศักยภาพทางการตลาด บรรจุภัณฑ์แบบกระจายตัว (fan-out packaging) มีอัตราการเติบโตเฉลี่ยต่อปีที่ 56% ซึ่งจะนำมาซึ่งโอกาสที่กว้างขวางสำหรับผู้ผลิตบรรจุภัณฑ์และอุปกรณ์ทดสอบในอนาคต

แต่เทคโนโลยีใหม่นี้จะยังคงเผชิญกับความท้าทายอย่างมากในอนาคต โจว เสี่ยวหยาง ประธานบริษัท Amkor China กล่าวว่า เทคโนโลยี Fan-out จะมีความต้องการสูงในด้านการใช้งานที่ต้องการขนาดเล็ก บาง และเร็วขึ้น ต้นทุนของเทคโนโลยี Fan-out ในปัจจุบันค่อนข้างสูงและต้องการการปรับปรุงทางเทคนิคเพิ่มเติม นอกจากเทคโนโลยีแบบเวเฟอร์แล้ว ผู้ผลิตหลายรายยังใช้เทคโนโลยีแบบแผงอีกด้วย

ปัจจุบัน TSMC ก็เป็นหนึ่งในผู้ส่งเสริมเทคโนโลยี Fan-out รายสำคัญ ขณะที่ Amkor และบริษัทบรรจุภัณฑ์และทดสอบรายใหญ่อื่นๆ ก็มีเทคโนโลยี Fan-out เฉพาะตัวในรูปแบบต่างๆ กัน เมื่อเทียบกันแล้ว เทคโนโลยี Fan-out ในปัจจุบันยังไม่ค่อยสมบูรณ์นัก และจำเป็นต้องปรับปรุงประสิทธิภาพและความน่าเชื่อถือให้ดียิ่งขึ้นไปอีก

หมายเหตุ: บทความนี้คัดลอกมาจากอินเทอร์เน็ตและสนับสนุนการคุ้มครองสิทธิ์ในทรัพย์สินทางปัญญา โปรดระบุแหล่งที่มาและผู้เขียนต้นฉบับเมื่อนำไปเผยแพร่ซ้ำ หากพบการละเมิดลิขสิทธิ์ โปรดติดต่อเราเพื่อลบออก

หมายเลขโทรศัพท์ของบริษัท: +86-0755-83044319
โทรสาร: +86-0755-83975897
อีเมล์: 1615456225@qq.com
QQ: 3518641314 ผู้จัดการหลี่

QQ: 332496225 ผู้จัดการชิว

ที่อยู่: ห้อง 809 อาคาร C อาคารเทคโนโลยีจ้านเทา เลขที่ 1079 ถนนหมินจือ เขตหลงหัวใหม่ เมืองเซินเจิ้น