Tradizionalmente, la connessione elettrica tra il chip IC e l'esterno viene realizzata utilizzando fili metallici per collegare gli I/O del chip al supporto del package tramite incollaggio e attraverso i pin del package. Con la miniaturizzazione dei chip IC e l'espansione della scala di integrazione, la spaziatura degli I/O continua a diminuire e il loro numero continua ad aumentare. Quando la spaziatura degli I/O si riduce a meno di 70 µm, la tecnologia di wire bonding non è più applicabile ed è necessario ricercare nuove soluzioni tecniche. La tecnologia di packaging a livello di wafer utilizza processi di ridistribuzione a film sottile in modo che gli I/O possano essere distribuiti sull'intera superficie del chip IC anziché essere limitati alla sola area periferica del chip IC stretto, risolvendo così il problema della connessione elettrica dei chip I/O ad alta densità e passo fine.

Tra le numerose nuove tecnologie di packaging, la tecnologia di packaging a livello di wafer (wafer-level packaging) è la più innovativa e quella che sta attirando maggiormente l'attenzione a livello mondiale. Rappresenta una svolta rivoluzionaria nel settore del packaging. La tecnologia wafer-level utilizza i wafer come oggetto di lavorazione. Numerosi chip vengono confezionati, invecchiati, testati e infine tagliati in singoli dispositivi sul wafer. Ciò riduce le dimensioni del package alle dimensioni di un singolo chip IC e diminuisce significativamente i costi di produzione. I vantaggi della tecnologia wafer-level packaging le hanno garantito grande attenzione fin dalla sua comparsa, portandola a un rapido sviluppo e a un'ampia applicazione. Nei prodotti portatili come i telefoni cellulari, EPROM, IPD (dispositivi passivi integrati), chip analogici e altri dispositivi confezionati a livello di wafer sono ampiamente utilizzati. Il numero di categorie di dispositivi che utilizzano il packaging a livello di wafer è in costante aumento e questa tecnologia si sta affermando come una tecnologia emergente in rapida evoluzione.

Al fine di migliorare l'applicabilità del packaging a livello di wafer ed espandere il suo campo di applicazione, si stanno conducendo ricerche e sviluppando diverse nuove tecnologie, risolvendo al contempo i problemi che emergono durante il processo di industrializzazione e studiando lo stato attuale, le applicazioni e gli sviluppi della tecnologia di packaging a livello di wafer.

Confezionamento a livello di wafer

La fase iniziale di sviluppo della tecnologia WLP (Wide-Loading Process) è stata trainata dalla produzione di componenti I/O a bassa velocità (low-I/O) e transistor a bassa velocità per telefoni cellulari, come sensori passivi on-chip e circuiti integrati per la trasmissione di potenza. Attualmente, la tecnologia WLP è in fase di sviluppo. Spinta da applicazioni come Bluetooth, componenti GPS (Global Positioning System) e schede audio, la domanda è in graduale crescita. Con l'arrivo della produzione di telefoni cellulari 3G, si prevede che una varietà di nuove applicazioni per contenuti su dispositivi mobili, tra cui sintonizzatori TV, trasmettitori FM e memorie stack, diventerà un ulteriore motore di crescita per la tecnologia WLP. Man mano che i produttori di dispositivi di archiviazione inizieranno a implementare gradualmente la tecnologia WLP, si assisterà a un cambiamento di paradigma nell'intero settore.

Attualmente, la tecnologia di packaging a livello di wafer è ampiamente utilizzata in settori quali memorie flash, EEPROM, DRAM ad alta velocità, SRAM, driver LCD, dispositivi a radiofrequenza, dispositivi logici, dispositivi di gestione dell'alimentazione/batteria e dispositivi analogici (regolatori di tensione, sensori di temperatura, controllori, amplificatori operazionali, amplificatori di potenza). Il packaging a livello di wafer si basa principalmente su due tecnologie fondamentali: la tecnologia di ridistribuzione del film e la formazione di bump. La prima viene utilizzata per convertire le aree di saldatura distribuite lungo la periferia del chip in aree di saldatura a bump distribuite in una matrice planare sulla superficie del chip. La seconda viene utilizzata per creare bump sull'area del pad di bump per formare una matrice di sfere di saldatura.

Ridistribuzione del film sottile WL-CSP

Il processo di ridistribuzione a membrana WL-CSP è oggi il più utilizzato. Grazie al suo basso costo, è particolarmente adatto a soddisfare i requisiti di affidabilità delle applicazioni a livello di scheda per prodotti portatili ad alto volume. Come per altri processi WLP, i wafer per la ridistribuzione a film sottile WL-CSP vengono ancora prodotti utilizzando processi di wafer convenzionali. Prima di essere inviati al fornitore WLP, i wafer vengono testati per classificare i circuiti e disegnare gli schemi dei circuiti qualificati. Prima di procedere alla ridistribuzione dei wafer, è necessario valutare il layout del dispositivo per confermare l'idoneità del wafer alla ridistribuzione delle sfere di saldatura.

In un tipico processo di ridistribuzione, i bump di saldatura finali sono disposti secondo una configurazione ad area. In questo processo, il BCB viene utilizzato come strato dielettrico di ridistribuzione, il rame (Cu) come metallo di connessione di ridistribuzione, la deposizione dello strato metallico inferiore (UBM) dei bump tramite sputtering e la serigrafia per la deposizione della pasta saldante e la rifusione. Il processo di deposizione dello strato metallico inferiore è fondamentale per ridurre le reazioni chimiche intermetalliche e migliorare l'affidabilità dell'interconnessione. 

Il processo di ridistribuzione consiste nel riorganizzare i pad di I/O sulla superficie del dispositivo. La Figura 3 mostra la situazione di ridistribuzione sulla memoria flash incollata. Come si può vedere dalla figura, i pad originali sui quattro lati del chip di memoria flash vengono convertiti in una matrice di bump. In questo esempio, sulla superficie del dispositivo vengono utilizzati due strati dielettrici, con uno strato di metallizzazione di ridistribuzione interposto tra di essi per modificare la distribuzione degli I/O. Dopo questo processo, i bump di saldatura vengono galvanicamente depositati e il chip diventa un prodotto WLP.

Lo svantaggio della ridistribuzione del design dei pad di collegamento a filo in pad con array di sfere di saldatura è che il prodotto WLP risultante difficilmente sarà ottimale in termini di progettazione del dispositivo, costruzione o costi di produzione. Tuttavia, una volta dimostrata la fattibilità tecnica, il circuito può essere riprogettato in modo da eliminare la ridistribuzione esterna. Questa situazione è ormai consolidata. A tale scopo, è stata definita una procedura di determinazione bifasica specifica. Le modifiche di prossima generazione potrebbero includere l'integrazione di strati di ridistribuzione nell'ultimo strato metallico del chip, oppure una nuova progettazione delle linee di segnale più corte per migliorare le prestazioni.

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La riprogettazione potrebbe richiedere l'aggiunta di nuovi strumenti software. Le linee di segnale, alimentazione e massa riprogettate sono molto economiche da realizzare poiché eliminano ulteriori fasi di ridistribuzione e i relativi processi. I polimeri vengono utilizzati per la planarizzazione dei wafer di silicio, per fornire la necessaria protezione del chip e come rivestimenti superficiali standard. Per la planarizzazione dei wafer di silicio con ridistribuzione a film sottile, l'approccio con polimero monostrato rappresenta una soluzione più conveniente.

Fabbricazione di microbump a livello di wafer

Fin dalla sua nascita 50 anni fa, il wire bonding è stato considerato una tecnologia di interconnessione versatile e affidabile. Tuttavia, con il rapido sviluppo delle comunicazioni mobili, dei sistemi di accesso wireless per l'e-commerce su Internet, dei sistemi Bluetooth e della tecnologia GPS (Umbrella Positioning System), i telefoni cellulari sono diventati il ​​principale motore di crescita per le memorie ad alta densità, sostituendo i PC come tecnologia trainante per questo settore. La crescente richiesta di costi inferiori, dimensioni ridotte, prestazioni dei dispositivi più elevate, maggiore durata della batteria, migliore dissipazione del calore, processi "verdi" e maggiore affidabilità ha spinto i progettisti a rivolgere la loro attenzione alla tecnologia di interconnessione flip-chip bump, in sostituzione della tradizionale tecnologia di wire bonding.

La principale forza trainante a livello tecnico per lo sviluppo della tecnologia dei bump in piombo-stagno deriva dalla continua miniaturizzazione dei dispositivi. Con lo standard tecnologico a 130 nm, circa il 30% dei chip logici richiede la tecnologia dei bump. Tuttavia, con lo standard tecnologico a 90 nm, questa percentuale è balzata al 60%. Con lo sviluppo della produzione di massa di dispositivi a 65 nm, la domanda di tecnologia dei bump in oro è salita a oltre l'80%.

Il WLP si basa sulla tecnologia BGA ed è una versione migliorata e potenziata del CSP. Alcuni lo chiamano anche WLP-CSP (Wafer-Level Chip Size Packaging). Non solo riflette appieno i vantaggi tecnici di BGA e CSP, ma rappresenta anche una svolta rivoluzionaria nella tecnologia di packaging. La tecnologia di packaging a livello di wafer adotta processi di produzione di massa, che consentono di ridurre le dimensioni del packaging alle dimensioni dei chip IC, riducendo significativamente i costi di produzione e integrando il packaging e la produzione di chip, rivoluzionando la separazione tra i settori della produzione e del packaging dei chip. Proprio per la sua importanza, la tecnologia di packaging a livello di wafer ha suscitato grande interesse fin dalla sua comparsa e ha rapidamente registrato un notevole sviluppo e un'ampia applicazione.

Metallizzazione sotto il paraurti (UBM)

Nell'interconnessione flip-chip, lo strato UBM è lo strato di interfaccia critico tra i pad metallici e i bump di oro o di saldatura sul circuito integrato. Questo strato è uno degli elementi chiave della tecnologia di packaging flip-chip e fornisce connessioni elettriche e meccaniche ad alta affidabilità sia ai circuiti che ai bump di saldatura del chip. Lo strato UBM tra i bump e i pad di I/O deve avere un'adesione sufficiente ai pad metallici e agli strati di passivazione del wafer; proteggere i pad metallici durante le fasi di processo successive; mantenere una bassa resistenza di contatto tra i pad metallici e i bump; fungere da efficace barriera di diffusione tra i pad metallici e i bump; e fungere da strato di innesco per la deposizione dei bump di saldatura o dei bump di oro.

Lo strato UBM viene solitamente ottenuto depositando più strati di metallo sull'intera superficie del wafer. Le tecniche utilizzate per depositare gli strati UBM includono l'evaporazione, la placcatura chimica e la deposizione per sputtering. Nel packaging avanzato, il bumping dei wafer è fondamentale sia dal punto di vista dei costi che da quello tecnologico. Nella produzione di bump per wafer, la deposizione del metallo rappresenta oltre il 50% del costo totale. Le fasi di deposizione del metallo più comuni nella produzione di bump per wafer sono la deposizione della metallizzazione sotto il bump (UBM) e la deposizione dei bump stessi, che vengono generalmente realizzate tramite un processo di galvanostegia.

La tecnologia di galvanostegia consente di ottenere bump con passi molto stretti e di mantenere rese elevate. Inoltre, questa tecnologia ha una vasta gamma di applicazioni e può produrre bump di diverse dimensioni, passi e forme geometriche. La galvanostegia è sempre più utilizzata nella produzione di bump su wafer ed è diventata la soluzione più pratica.

Innanzitutto, lo strato UBM viene completato sul wafer. Successivamente, viene depositato uno strato spesso di colla che viene esposto alla luce, formando una matrice per la galvanostegia della saldatura. Dopo la galvanostegia, il fotoresist viene rimosso e lo strato UBM esposto viene inciso. L'ultimo processo è la rifusione per formare le sfere di saldatura. I passaggi dettagliati del processo di galvanostegia per la produzione di microbump sono i seguenti:

▲Evaporare/sputterare lo strato metallico dello strato conduttivo di semina sul wafer;
▲ Applicare uno strato di fotoresist sul wafer mediante spin coating;
▲Schema di finestre per elettrodi fotolitografici;
▲Placcatura del corpo microincorporato in metallo attraverso piccoli fori nel fotoresist;
▲Rimuovere la resina fotosensibile;
▲Incidere lo strato conduttivo esposto del cristallo seme.
▲Applicare uno spesso strato di fotoresist sull'intarsio metallico;
▲Incidere rilievi in ​​oro;
▲Rimuovere parte della colla densa con un'incisione per rivelare la parte sporgente dell'intarsio metallico;
▲ Galvanizzazione di protuberanze in oro;
▲Depositare uno strato molto sottile di Au o Cu sopra l'intarsio.

La coplanarità si riferisce all'uniformità delle altezze di tutte le protuberanze all'interno del wafer, un aspetto che ha requisiti rigorosi nel processo di incollaggio flip-chip. In questo processo, le variazioni di altezza delle protuberanze possono causare una distribuzione non uniforme della forza, la frammentazione del chip e interruzioni nei circuiti elettrici. Un requisito tipico per la coplanarità delle protuberanze è che la differenza di altezza delle protuberanze sull'intera superficie del chip non superi i 5 μm.

litografia a film spesso

Le tecnologie di processo a livello di wafer, come il bumping a passo fine, la ridistribuzione dei pad di contatto e i componenti passivi integrati, offrono soluzioni convenienti per numerose applicazioni. Attualmente, molti dispositivi IC e MEMS utilizzano queste tecnologie. Grazie a queste tecnologie, i dispositivi possono essere incapsulati e testati a livello di wafer, seguiti da successivi processi di taglio. Solitamente, le tecnologie di incapsulamento avanzate prevedono processi a film spesso da 5 a 100 μm, come la deposizione per centrifugazione di colla spessa, l'esposizione uniforme di colla spessa con ampie ondulazioni sulla superficie e l'ottenimento di pareti laterali di colla spessa molto ripide. Il sistema di esposizione a campo intero a ingrandimento uguale è una soluzione in grado di soddisfare questa esigenza. La sua elevata produttività e il basso costo di autoallineamento lo rendono il sistema più competitivo per gli stepper di proiezione nel campo della litografia a film spesso.

I processi di confezionamento a livello di wafer includono metallizzazione, fotolitografia, deposizione dielettrica e rivestimento per centrifugazione di fotoresist a film spesso, deposizione di saldatura e saldatura a rifusione. Il processo di patterning prevede in genere l'utilizzo di diversi strati di metallo per creare lo strato di metallizzazione sotto i bump (UBM) che funge da base per i bump stessi. La conduttività della connessione tra i bump e il wafer deve essere molto elevata e lo strato di passivazione e lo strato metallico sotto i bump devono avere una buona adesione. Il flusso di processo standard per il patterning del fotoresist include pulizia, applicazione di colla, pre-cottura, esposizione, post-cottura, sviluppo e indurimento del film. Ogni fase del processo deve definire una serie di parametri che influenzeranno i processi successivi. Dopo il patterning del fotoresist, i fori vengono riempiti con saldatura o oro tramite elettrodeposizione o evaporazione. Il passaggio successivo consiste nella rimozione del fotoresist e nell'esecuzione di un processo di rifusione in un forno per convertire i bump colonnari in bump sferici.

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Uno spesso strato di fotoresist rimarrà sul chip come maschera per la realizzazione di micro-stampi per le giunzioni di saldatura metalliche. Il rivestimento di ridistribuzione può essere integrato in un pattern di bump o come connessione tra i pad perimetrali e gli array di pad distribuiti sull'area, realizzati con film di polisilicio di spessore compreso tra 5 e 100 μm con diverse proprietà elettriche, chimiche, meccaniche e termiche. L'isolamento delle tracce dell'area di ridistribuzione richiede materiali con elevata resistenza, elevata stabilità termica e bassi coefficienti di isolamento. Questi materiali sono stati sviluppati con successo. Un tipo di materiale è la poliimmide (come la serie PI sviluppata da DuPont), mentre l'altro materiale isolante è il ciclotene (BCB) della Dow Chemicals negli Stati Uniti. PI e BCB sono ampiamente utilizzati nel packaging flip chip bump e in altri processi di packaging.

Gli stampi con micro-caratteristiche che utilizzano cuscinetti di fotoresist a film spesso, protuberanze e strutture con strati metallici sotto la sfera possono soddisfare diverse esigenze nella WLP (Wire Laser Processing). Sebbene i materiali di metallizzazione comunemente utilizzati siano stagno-piombo, oro e rame, possono essere impiegati anche molti altri materiali. I materiali utilizzati nelle applicazioni standardizzate richiedono un trasferimento grafico ad alta risoluzione e proprietà di facile distacco. Molte applicazioni pratiche richiedono spessori di fotoresist superiori a 100 μm. Per raggiungere tali spessori, i produttori sviluppano materiali di rivestimento adatti.

Per soddisfare queste esigenze, i produttori hanno sviluppato materiali e apparecchiature di processo corrispondenti. Molti materiali consentono di ottenere rivestimenti di fotoresist "sottili" (ovvero da 2 a 10 μm) con apparecchiature di processo standard per semiconduttori. I fotoresist AZP4330 (Anzhi Electronic Materials Group) e Shipley 955 (Rohm & Haas Company/Shipley Company) vengono utilizzati per ottenere uno spessore del film di fotoresist da 5 a 100 μm. Un rivestimento di fotoresist con uno spessore di 25 μm può essere ottenuto utilizzando un processo di rivestimento multistrato, ma ciò aumenterà i tempi e i costi di produzione. AZ P4620 e SPR 220 possono raggiungere uno spessore di 25 μm in un singolo strato. Per rivestimenti più spessi, la scelta di materiali e spessori si riduce. L'utilizzo di una deposizione a singolo strato per ottenere il rivestimento di fotoresist desiderato offre numerosi vantaggi in termini di costi. Pertanto, è fondamentale sviluppare materiali fotoresist con uno spessore di un singolo strato pari o superiore a 50 μm. Materiali come JSR THB-611P e AZPLP100XT di Anzhi Electronic Materials Group consentono di ottenere un rivestimento fotoresist monostrato con uno spessore pari o superiore a 60 μm. Recenti ricerche si sono concentrate principalmente sull'utilizzo di AZ9260 per realizzare un rivestimento fotoresist monostrato di 65 μm di spessore e di AZ50XT per realizzare un rivestimento fotoresist monostrato di 100 μm di spessore.

Il processo a film spesso presenta alcuni requisiti specifici per il sistema. Il sistema di allineamento deve essere in grado di identificare uniformemente il pattern geometrico come segno di allineamento sull'intera gamma di spessori della colla e sulle specifiche altezze del rilievo superficiale del wafer. Poiché la sorgente di esposizione utilizza luce parallela per l'esposizione senza fare affidamento sulla messa a fuoco, ciò può essere ottenuto utilizzando una macchina per litografia di prossimità combinata con il principio dell'esposizione a ombra. I requisiti del processo di fotolitografia per le macchine di esposizione per l'allineamento della maschera di prossimità includono: alta intensità, elevata uniformità, lunghezza d'onda della luce UV compatibile con la lunghezza d'onda sensibile del fotoresist, precisione di allineamento sub-micronica e uno spazio preciso, controllabile e costante tra la maschera e il wafer durante il processo di esposizione.

La tecnologia NanoAlign di EVG è progettata per offrire la massima precisione e risoluzione di allineamento, unitamente ai costi di utilizzo più bassi, evidenziando i vantaggi della tecnologia di esposizione a campo intero. Attualmente, tutte le macchine di esposizione dell'azienda utilizzano questa tecnologia. I suoi obiettivi includono il controllo attivo delle anomalie e una risoluzione di allineamento dinamico inferiore a 100 nm. Le apparecchiature comprendono sistemi di rivestimento con colla specializzati e macchine di esposizione a contatto/prossimità modificate da modelli standard. Le più recenti macchine di esposizione EVG6200 Infinity da 200 mm e EVG IQ Aligner da 300 mm offrono grande flessibilità e un'interfaccia intuitiva, e sono in grado di soddisfare pienamente le esigenze di produzione industriale di wafer da φ200 mm e φ300 mm che richiedono processi di incollaggio a spessore elevato.

Assottigliamento dei wafer

La tecnologia di assottigliamento dei chip è fondamentale nella tecnologia di confezionamento di chip impilati perché riduce l'altezza di montaggio del package e consente di impilare i chip senza aumentare l'altezza complessiva del sistema. Le smart card e l'RFID sono le applicazioni a singolo chip più sottili e rappresentano una parte importante dei requisiti per i wafer sottili. I chip più sottili aumentano l'affidabilità del ciclo termico e supportano prodotti sottili. Tuttavia, lo spessore del chip dipende dal diametro del wafer e dal processo WLP (Wafer Level Packaging). Questo perché la superficie sottile del wafer è soggetta a danni, con conseguente formazione di microfratture e rottura del wafer durante le operazioni successive. Poiché la rettifica del lato posteriore del wafer è la fase finale del processo di lavorazione, il grado di assottigliamento necessario è limitato dal processo WLP. Pertanto, il confezionamento a livello di wafer è considerato un'estensione del processo di lavorazione del wafer e l'ambito di applicazione delle fasi del processo di confezionamento deve essere preso in considerazione durante la progettazione del processo di lavorazione del wafer.

La scarsa corrispondenza dei coefficienti di dilatazione termica tra il silicio e il substrato di montaggio è una causa importante di cedimento per fatica delle sfere di saldatura incapsulate nei test di cicli termici e nell'utilizzo sul campo. Inoltre, questo cedimento è strettamente correlato anche alla resistenza di ciascun componente. Più sottile è il chip, più flessibile sarà e migliore sarà la resistenza alla fatica della sfera di saldatura. Pertanto, l'assottigliamento del wafer e quindi la riduzione dello spessore del chip è una delle misure importanti per migliorare l'affidabilità dei bump di saldatura. Assottigliare il wafer prima del processo di incapsulamento a livello di wafer può facilmente deformarlo o addirittura romperlo, il che è indesiderabile. L'assottigliamento del wafer dopo il completamento del processo di incapsulamento a livello di wafer è un metodo migliore, ma è difficile da implementare. Le tecnologie e le apparecchiature per la produzione di wafer e per l'assottigliamento dei wafer sono in fase di sviluppo.

Vantaggi del confezionamento a livello di wafer

Il packaging a livello di wafer si basa sulla tecnologia BGA ed è una versione migliorata e perfezionata del CSP, che riflette appieno i vantaggi tecnici di BGA e CSP. Presenta numerosi vantaggi esclusivi:

① L'efficienza del processo di confezionamento è elevata e il prodotto viene realizzato mediante un processo di produzione di massa sotto forma di wafer;

② Presenta i vantaggi del packaging flip-chip, ovvero è leggero, sottile, corto e di piccole dimensioni;

③Il costo degli impianti di produzione di packaging a livello di wafer è basso e le apparecchiature di produzione a livello di wafer possono essere utilizzate appieno senza la necessità di investire nella costruzione di un'ulteriore linea di produzione di packaging;

④La progettazione del chip e la progettazione del packaging a livello di wafer possono essere considerate in modo uniforme ed eseguite simultaneamente, il che migliorerà l'efficienza della progettazione e ridurrà i costi di progettazione;

⑤ Nell'intero processo di confezionamento a livello di wafer, dalla produzione del chip al confezionamento fino alla spedizione del prodotto agli utenti, i passaggi intermedi vengono notevolmente ridotti e il ciclo si accorcia considerevolmente, il che porterà inevitabilmente a una riduzione dei costi;

⑥Il costo del confezionamento a livello di wafer è strettamente correlato al numero di chip presenti su ciascun wafer. Maggiore è il numero di chip su un wafer, minore sarà il costo del confezionamento a livello di wafer. Il confezionamento a livello di wafer è la soluzione di confezionamento più piccola ed economica. La tecnologia di confezionamento a livello di wafer è una vera e propria tecnologia di confezionamento di chip per la produzione di massa.

Il vantaggio del WLP (Wafer-Level Packaging) risiede nel fatto che si tratta di una tecnologia di packaging a livello di chip (CSP) adatta a circuiti integrati di dimensioni ridotte. Grazie all'utilizzo del packaging parallelo e della tecnologia di test elettronico a livello di wafer, è possibile ridurre significativamente l'area del chip, aumentando al contempo la produttività. Poiché le operazioni parallele vengono utilizzate per le connessioni dei chip a livello di wafer, il costo di ciascun I/O può essere notevolmente ridotto. Inoltre, l'adozione di procedure di test semplificate a livello di wafer contribuirà a ridurre ulteriormente i costi. Il packaging a livello di wafer può essere utilizzato per confezionare e testare i chip direttamente sul wafer.

Tendenze di sviluppo della tecnologia di confezionamento a livello di wafer

La tecnologia di confezionamento a livello di wafer deve puntare a ridurre i costi, migliorare continuamente i livelli di affidabilità ed espandere la sua applicazione ai circuiti integrati di grandi dimensioni. Per quanto riguarda la tecnologia delle sfere di saldatura, si svilupperanno tecnologie a sfere di saldatura senza piombo e ad alto contenuto di piombo. Con la continua espansione delle dimensioni dei wafer di circuiti integrati e il progresso della tecnologia di processo, i produttori di circuiti integrati svilupperanno una nuova generazione di tecnologie di confezionamento a livello di wafer. Questa generazione di tecnologie non solo dovrà soddisfare le esigenze dei wafer da φ300 mm, ma anche adattarsi ai recenti requisiti della tecnologia di cablaggio in rame e della tecnologia dei dielettrici interstrato a bassa costante dielettrica. Inoltre, è necessario migliorare la capacità del confezionamento a livello di wafer di gestire la corrente e resistere alle alte temperature. Anche la tecnologia WLBI (test e invecchiamento a livello di wafer) è un argomento importante da studiare. La tecnologia WLBI consiste nell'eseguire test elettrici e di invecchiamento direttamente sui wafer di circuiti integrati, il che è di grande importanza per semplificare il flusso di processo e ridurre i costi di produzione del confezionamento a livello di wafer.

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Conclusione

La tecnologia di confezionamento a livello di wafer (WL) è una tecnologia di confezionamento di chip a basso costo per la produzione di massa. Il confezionamento a livello di wafer ha le stesse dimensioni di un chip ed è il più piccolo dispositivo a montaggio superficiale (MSD) in assoluto. Grazie a una serie di vantaggi, la tecnologia di confezionamento a livello di wafer si sta sviluppando rapidamente, spinta dalla crescente domanda di miniaturizzazione e riduzione dei costi dei moderni dispositivi elettronici. Attualmente, la tecnologia di confezionamento a livello di wafer è generalmente adatta a chip di piccole dimensioni con un numero limitato di I/O. L'industria deve quindi sviluppare nuove tecnologie per ridurre i costi di produzione e realizzare il confezionamento a livello di wafer di chip di grandi dimensioni e il confezionamento a livello di wafer di array di sfere di saldatura a passo fine (fine-pitch solder ball array).

Nella scelta del tipo di package per i moderni dispositivi elettronici, è fondamentale soddisfare i requisiti di progettazione riducendo al minimo i costi. L'attuale livello di packaging a livello di wafer (WLP) rappresenta solo un'alternativa. È ancora necessario un grande lavoro per rendere la tecnologia di packaging a livello di wafer una tecnologia di produzione standard per prodotti di grandi volumi e di ampia gamma. L'integrazione della progettazione di chip semiconduttori e dei package WLP apporterà indubbiamente vantaggi al layout dei dispositivi WLP e ne migliorerà le prestazioni. Nel WLP, poiché le fasi di packaging di tutti i dispositivi sul wafer vengono eseguite simultaneamente, la lavorazione in batch può ridurre i costi di packaging. (Questo articolo è tratto da "Special Equipment for the Electronic Industry")

Allegato: La differenza tra Fan-in e Fan-out

Dal punto di vista delle caratteristiche tecniche, il packaging a livello di wafer (WLP) si divide principalmente in due tipologie: Fan-in e Fan-out. Il packaging WLP tradizionale adotta per lo più la tipologia Fan-in ed è utilizzato per circuiti integrati con un basso numero di pin. Tuttavia, con l'aumentare del numero di pin di uscita del segnale del circuito integrato, i requisiti per il passo delle sfere (Ball Pitch) diventano più stringenti. Inoltre, la costruzione del circuito stampato (PCB) richiede la regolazione delle dimensioni del packaging post-IC e della posizione dei pin di uscita del segnale. Pertanto, sono state sviluppate diverse nuove tipologie di packaging WLP, come il packaging diffuso (Fan-out) e il Fan-in più Fan-out. Il processo di produzione si discosta persino dal concetto tradizionale di packaging WLP.

Secondo Zhou Xiaoyang, Presidente di Amkor China: le dimensioni del chip che utilizzano il packaging Fan-in corrispondono alle dimensioni del prodotto sul piano bidimensionale e il chip ha un'area sufficiente per ospitare tutte le interfacce I/O. Quando le dimensioni del chip non sono sufficienti per ospitare tutte le interfacce I/O, è necessario il Fan-out. Naturalmente, il Fan-out in genere aggiunge anche componenti attivi e/o passivi per formare un SIP (Silicon-In-Package) mentre espande l'area.

Parliamo prima del tipo a ventola in ingresso.

Secondo un rapporto di Mammes Consulting, la tecnologia di packaging fan-in è stata applicata con successo e ha registrato una crescita costante per oltre dieci anni. Rimane attraente ancora oggi grazie alla sua intrinseca e ineguagliabile combinazione di dimensioni ridotte e basso costo. Grazie a questi vantaggi, si è gradualmente affermata nel mercato dei dispositivi portatili e dei tablet, dove le dimensioni sono un fattore determinante, e continua a mantenere una forte vitalità in questi settori. Si stima che oltre il 90% della tecnologia di packaging fan-in sia attualmente utilizzata nel settore della telefonia mobile. Per quanto riguarda l'applicazione della tecnologia di packaging fan-in, oltre il 30% di tutti i dispositivi confezionati, inclusi gli smartphone di fascia alta, utilizza ora questa tecnologia. Pertanto, il packaging fan-in si trova ancora nel suo periodo d'oro nel settore della telefonia mobile.

Sebbene il ritmo di crescita della tecnologia di packaging fan-in sia rimasto stabile finora, i cambiamenti nel mercato globale dei semiconduttori e la crescente incertezza sulle future applicazioni influenzeranno inevitabilmente le prospettive future di questa tecnologia. Poiché la crescita delle spedizioni di smartphone è scesa dal 35% nel 2013 all'8% nel 2016, e si prevede un ulteriore calo al 6% entro il 2020, l'applicazione della tecnologia di packaging fan-in, trainata dal mercato degli smartphone, sta diventando sempre più satura. Sebbene le previsioni di crescita elevata non siano ottimistiche, gli smartphone rimangono la principale forza trainante per lo sviluppo dell'industria dei semiconduttori, e si prevede che le spedizioni di smartphone raggiungeranno i 2 miliardi di unità nel 2020.

Attualmente, i principali dispositivi in ​​package fan-in sono componenti integrati WiFi/BT (LAN wireless, Bluetooth), transceiver, PMIC (circuiti integrati per la gestione dell'alimentazione) e convertitori DC/DC (che rappresentano circa il 50% del totale), nonché vari dispositivi digitali, analogici e a segnale misto, inclusi MEMS e sensori di immagine. La sfida più grande che la tecnologia di packaging fan-in potrebbe affrontare in futuro potrebbe essere l'integrazione delle funzioni dei dispositivi nel packaging a livello di sistema. La figura seguente mostra l'impatto della crescita del packaging a livello di sistema sulle spedizioni di packaging fan-in. Il suo tasso di crescita annuo composto complessivo è sceso dal 9% al 6%. Questo report fornisce un'analisi dettagliata della crescita del system-in-package e del suo impatto sul packaging fan-in.

Per quanto riguarda il mercato del fan-in, le statistiche del 2015 mostrano che l'incapsulamento e il collaudo di semiconduttori in outsourcing detengono una quota di mercato significativa, grazie anche a un produttore IDM (TI, Texas Instruments) e a una fonderia (TSMC, TSMC). STATS ChipPAC ha registrato una forte crescita dopo l'acquisizione da parte di JCET. Sul fronte della progettazione, Qualcomm e Broadcom detengono il 50% dell'intero mercato del fan-in packaging.

Per quanto riguarda la tecnologia di packaging, negli ultimi anni il mercato si è concentrato principalmente sullo sviluppo della tecnologia di packaging fan-out a livello di wafer. Tuttavia, il packaging fan-in ha tracciato un proprio percorso di sviluppo e una propria roadmap. Oltre a un'ulteriore espansione, può ancora introdurre altri tipi di tecnologie innovative, come la protezione dello stampo su sei lati. Questo report fornisce un'analisi dettagliata di due roadmap tecnologiche per il packaging fan-in: una per la produzione di massa (HVM) e l'altra per la prontezza alla produzione. La roadmap include contatori I/O, L/S, bump pitch, spessore del package, dimensioni, ecc. Inoltre, questo report analizza anche la tecnologia di packaging fan-in dal punto di vista dell'utilizzo dei nodi tecnologici IC e dell'ulteriore espansione front-end dei dispositivi IC fan-in. Sebbene il percorso di produzione HVM della tecnologia di packaging fan-in si espanda più lentamente rispetto a quello del packaging fan-out, la tecnologia di packaging fan-in ha la capacità di soddisfare le condizioni di espansione della maggior parte del packaging fan-out e dispone di un percorso di sviluppo pronto per la produzione che è già disponibile.

Ora parliamo del tipo a ventaglio.

Il packaging fan-out adotta il metodo di estrazione dei fili, che è relativamente economico; il fan-out WLP consente di interrare una varietà di die diversi come nel processo WLP, il che equivale a ridurre uno strato di packaging. Se vengono inseriti più die, è equivalente a eliminare il packaging multistrato, il che contribuisce a ridurre i costi per il cliente. L'unico fattore che incide sul costo dei circuiti integrati al momento è la dimensione del die.

Dal 2013, le principali fabbriche di confezionamento e collaudo di tutto il mondo hanno ampliato attivamente la capacità produttiva di FOWLP, principalmente per soddisfare i rigorosi requisiti di costo del mercato degli smartphone di fascia medio-bassa. Poiché il FOWLP non richiede l'utilizzo di materiali per schede di supporto, consente un risparmio di quasi il 30% sui costi di confezionamento e uno spessore inferiore, contribuendo a migliorare la competitività dei prodotti dei produttori di chip.

Un rapporto di Memes Consulting mostra che il 2016 rappresenta un punto di svolta nel mercato del packaging fan-out. L'ingresso di Apple e TSMC ha modificato lo stato applicativo di questa tecnologia e potrebbe portare il mercato ad accettarla gradualmente. Il mercato del packaging fan-out sarà suddiviso in due tipologie:

- Il mercato "principale" per il packaging fan-out, che comprende applicazioni su singolo chip come baseband, gestione dell'alimentazione e ricetrasmettitori RF. Questo mercato rappresenta la principale area di applicazione per le soluzioni di packaging fan-out a livello di wafer e manterrà un trend di crescita stabile.

Il mercato "ad alta densità" del packaging fan-out è nato con l'APE di Apple, includendo processori, memorie e altre applicazioni con volumi di dati in ingresso e in uscita più elevati. Questo mercato presenta una maggiore incertezza e richiede nuove soluzioni integrate e soluzioni di packaging fan-out ad alte prestazioni. Tuttavia, ha un grande potenziale di crescita.

Poiché la tecnologia di confezionamento fan-out ha un enorme potenziale per i mercati ad alta densità e per i mercati di riferimento con crescita stabile, si prevede che la filiera produttiva in questo settore investirà massicciamente nelle capacità di confezionamento fan-out. Alcuni produttori sono già in grado di offrire il confezionamento fan-out a livello di wafer, ma molti altri sono ancora nella fase di sviluppo di piattaforme di confezionamento fan-out per poter entrare nel mercato e ampliare il proprio portafoglio prodotti.

Oltre a TSMC, STATS ChipPAC (STATS ChipPAC di Singapore) utilizzerà il supporto di JCET (Jiangsu Changdian Technology) per investire ulteriormente nello sviluppo della tecnologia di packaging fan-out (all'inizio del 2015, Jiangsu Changdian Technology ha acquisito STATS ChipPAC di Singapore per 780 milioni di dollari); ASE (ASE Group) ha instaurato una profonda collaborazione con Deca Technologies (nel maggio 2016, Deca Technologies ha ricevuto un investimento di 60 milioni di dollari da ASE Group e ASE Group ha ottenuto l'autorizzazione al processo e alla tecnologia di packaging a livello di wafer fan-out serie M di Deca Technologies); Amkor (Ankor Technology), SPIL (Silicon Products Technology) e Powertech (Powertech) puntano alla futura produzione di massa e sono nella fase di sviluppo della tecnologia di packaging fan-out. Samsung sembra essere in ritardo nella definizione della propria strategia competitiva.

In termini di capacità di mercato, il packaging fan-out mantiene un tasso di crescita annuo composto del 56%, il che offrirà ampie prospettive ai produttori di imballaggi e test in futuro.

Tuttavia, questa nuova tecnologia dovrà affrontare grandi sfide in futuro. Zhou Xiaoyang, presidente di Amkor China, ha affermato che la tecnologia Fan-out sarà molto richiesta in settori applicativi che richiedono dispositivi più piccoli, sottili e veloci. Il costo attuale della tecnologia Fan-out è relativamente elevato e richiede un'ulteriore ottimizzazione tecnica. Oltre alla tecnologia basata su wafer, molti produttori stanno sviluppando anche tecnologie basate su pannelli.

Attualmente, TSMC è uno dei principali promotori della tecnologia Fan-out, mentre Amkor e altre importanti aziende di packaging e collaudo dispongono di diverse forme di tecnologie Fan-out proprietarie. Relativamente parlando, l'attuale tecnologia Fan-out non è ancora molto matura e necessita di ulteriori miglioramenti in termini di resa e affidabilità.

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