Traditionell wird die elektrische Verbindung zwischen IC-Chip und Außenwelt durch Drahtverbindungen hergestellt, die die I/Os des Chips über Bonden und die Gehäusepins mit dem Gehäuse verbinden. Mit der Miniaturisierung von IC-Chips und der zunehmenden Integration verringert sich der Abstand der I/Os kontinuierlich, während deren Anzahl steigt. Bei einem I/O-Abstand von unter 70 µm ist die Drahtbondierungstechnologie nicht mehr anwendbar, und neue technische Ansätze sind erforderlich. Die Wafer-Level-Packaging-Technologie nutzt Dünnschicht-Umverteilungsprozesse, um die I/Os über die gesamte Oberfläche des IC-Chips zu verteilen, anstatt sie auf den Randbereich schmaler IC-Chips zu beschränken. Dadurch wird das Problem der elektrischen Verbindung von hochdichten I/O-Chips mit feiner Rasterteilung gelöst.

Among the many new packaging technologies, wafer-level packaging technology is the most innovative and attracts the most attention from the world. It is a symbol of revolutionary breakthroughs in packaging technology. Wafer-level packaging technology uses wafers as the processing object. Numerous chips are packaged, aged, tested, and finally cut into individual devices on the wafer. It reduces the package size to the size of an IC chip and significantly reduces production costs. The advantages of wafer-level packaging technology have caused it to receive great attention as soon as it appeared and quickly gained huge development and wide application. In portable products such as mobile phones, wafer-level packaged EPROM, IPD (integrated passive devices), analog chips and other devices have been widely used. The number of device categories using wafer-level packaging is increasing, and wafer-level packaging technology is a rapidly developing new technology.

Um die Anwendbarkeit der Wafer-Level-Packaging-Technologie zu verbessern und ihren Anwendungsbereich zu erweitern, werden verschiedene neue Technologien erforscht und entwickelt, während gleichzeitig Probleme gelöst werden, die während des Industrialisierungsprozesses auftreten. Außerdem wird der aktuelle Stand, die Anwendung und die Entwicklung der Wafer-Level-Packaging-Technologie untersucht.

Wafer level packaging

Die Anfänge von WLP wurden durch die Fertigung von Low-Speed-I/O- und Transistorkomponenten für Mobiltelefone, wie passive On-Chip-Sensoren und ICs zur Stromversorgung, vorangetrieben. Aktuell befindet sich WLP in der Entwicklungsphase. Angetrieben durch Anwendungen wie Bluetooth, GPS-Komponenten und Soundkarten wächst die Nachfrage stetig. Mit dem Einzug in die 3G-Mobiltelefonproduktion werden voraussichtlich diverse neue Anwendungen für Mobiltelefoninhalte, darunter TV-Tuner, FM-Sender und Stack-Speicher, ein weiterer Wachstumstreiber für WLP sein. Die schrittweise Implementierung von WLP durch Speichergerätehersteller wird zu Paradigmenwechseln in der gesamten Branche führen.

Die Wafer-Level-Packaging-Technologie findet heutzutage breite Anwendung in Bereichen wie Flash-Speicher, EEPROM, Hochgeschwindigkeits-DRAM, SRAM, LCD-Treiber, Hochfrequenzbausteine, Logikbausteine, Stromversorgungs- und Batteriemanagementbausteine ​​sowie analoge Bausteine ​​(Spannungsregler, Temperatursensoren, Controller, Operationsverstärker, Leistungsverstärker). Das Wafer-Level-Packaging basiert im Wesentlichen auf zwei Basistechnologien: der Filmumverteilung und der Bump-Bildung. Erstere dient dazu, die entlang des Chiprandes verteilten Lötflächen in ein planares Bump-Lötfeld auf der Chipoberfläche umzuwandeln. Letztere erzeugt auf den Bump-Pads Bumps, um ein Lötperlen-Array zu bilden.

Dünnschicht-Umverteilung WL-CSP

Membrane redistribution WL-CSP is the most commonly used process today. Because of its low cost, it is very suitable for the requirements of high-volume, portable product board-level application reliability standards. Like other WLPs, the wafers of thin-film redistribution WL-CSP are still manufactured using conventional wafer processes. Before the wafers are sent to the WLP supplier, the wafers are tested to classify the circuits and draw wafer diagrams of qualified circuits. Before redistributing wafers, the layout of the device must be evaluated to confirm whether the wafer is suitable for solder ball redistribution.

A typical redistribution process, the final solder bumps are in an area array layout. In this process, BCB is used as the redistribution dielectric layer, Cu is used as the redistribution connection metal, sputtering is used to deposit the bump bottom metal layer (UBM), and screen printing is used to deposit solder paste and reflow. The bottom metal layer process is very critical to reduce intermetallic chemical reactions and improve interconnection reliability. 

The redistribution process is to rearrange the I/O pads on the device surface. Figure 3 shows the redistribution situation on the bonded flash memory. As can be seen from the figure, the original pads on the four sides of the flash memory chip are converted into an array of bumps. In this example, two dielectric layers are used on the device surface, with a redistribution metallization layer sandwiched in between to change the I/O distribution. After this process, solder ball bumps are electroplated, and the chip becomes a WLP product.

The disadvantage of redistributing the wire bond pad design into solder ball array pads is that the resulting WLP product is unlikely to be optimal in terms of device design, construction, or manufacturing cost. However, once it is proven technically feasible, the circuit can be redesigned so that external redistribution can be eliminated. This situation has become a consensus. For this purpose, a biphasic determination procedure is specially defined. Next-generation changes may be the integration of redistribution layers within the last metal layer of the chip, or a new design of the shortest signal lines to improve performance.

Sacco Micro SLKOR Produkt Linearer Spannungsregler-Chip SL78L05

Die Neugestaltung kann die Integration neuer Softwaretools erfordern. Die neu gestalteten Signal-, Strom- und Masseleitungen sind sehr kostengünstig herzustellen, da zusätzliche Umverteilungsschritte und damit verbundene Prozesse entfallen. Polymere werden zur Planarisierung von Siliziumwafern, zum Schutz der Chips und als Standard-Oberflächenbeschichtungen eingesetzt. Für die Dünnschicht-WLP (Wave-Linear Processing) ist der Ansatz mit einlagigem Polymer eine kostengünstigere Lösung.

Herstellung von Mikrobumps auf Wafer-Ebene

Since its inception 50 years ago, wire bonding has been considered a versatile and reliable interconnect technology. However, with the rapid development of mobile communications, Internet e-commerce wireless access systems, Bluetooth systems and Umbrella Positioning System (GPS) technology, mobile phones have become the strongest and fastest growth driver of high-density memories. They are replacing PCs as the technology driver of high-density memories. The demand for lower cost, smaller form factor, higher speed device performance, longer battery life, better heat dissipation, "green" processes and higher device reliability has led designers to turn their attention to flip-chip bump interconnect technology to replace traditional wire bonding technology.

Die wichtigste technische Triebkraft für die Entwicklung der Blei-Zinn-Bump-Technologie ist die kontinuierliche Miniaturisierung von Bauelementen. Beim 130-nm-Technologiestandard benötigen etwa 30 % der Logikchips Bump-Technologie. Beim 90-nm-Technologiestandard stieg dieser Anteil jedoch auf 60 %. Mit der Einführung der Massenproduktion von 65-nm-Bauelementen erreichte die Nachfrage nach Gold-Bump-Technologie über 80 %.

WLP basiert auf der BGA-Technologie und ist eine verbesserte Weiterentwicklung von CSP. WLP wird daher auch als Wafer-Level Chip Size Packaging (WLP-CSP) bezeichnet. Es vereint die technischen Vorteile von BGA und CSP und markiert einen revolutionären Durchbruch in der Packaging-Technologie. Die Wafer-Level-Packaging-Technologie nutzt die Massenproduktionstechnologie, wodurch die Packaging-Größe auf die von IC-Chips reduziert, die Produktionskosten deutlich gesenkt und Packaging und Chipfertigung integriert werden können. Dies wird die bisherige Trennung zwischen Chipfertigung und Chip-Packaging grundlegend verändern. Aufgrund dieser hohen Bedeutung hat die Wafer-Level-Packaging-Technologie seit ihrer Entwicklung große Aufmerksamkeit erfahren und sich rasant weiterentwickelt und weit verbreitet.

Under-bump metallization (UBM)

Bei Flip-Chip-Verbindungen bildet die UBM-Schicht die entscheidende Schnittstelle zwischen den Metallpads und den Gold- oder Lötbumps auf dem IC. Diese Schicht ist ein Schlüsselelement der Flip-Chip-Gehäusetechnologie und gewährleistet hochzuverlässige elektrische und mechanische Verbindungen sowohl zur Schaltung als auch zu den Lötbumps des Chips. Die UBM-Schicht zwischen den Bumps und I/O-Pads muss eine ausreichende Haftung auf den Metallpads und den Wafer-Passivierungsschichten aufweisen, die Metallpads während der nachfolgenden Prozessschritte schützen, einen niedrigen Kontaktwiderstand zwischen den Metallpads und Bumps gewährleisten, als effektive Diffusionsbarriere zwischen den Metallpads und Bumps dienen und als Keimschicht für die Abscheidung von Lötbumps oder Goldbumps fungieren.

Die UBM-Schicht wird üblicherweise durch die Abscheidung mehrerer Metallschichten auf der gesamten Waferoberfläche erzeugt. Zu den Verfahren zur Abscheidung von UBM-Schichten gehören Aufdampfen, stromlose Metallisierung und Sputtern. In der modernen Gehäusetechnik ist das Wafer-Bumping sowohl aus Kosten- als auch aus Technologiesicht von entscheidender Bedeutung. Bei der Wafer-Bump-Produktion entfallen über 50 % der Gesamtkosten auf die Metallabscheidung. Die gängigsten Schritte der Metallabscheidung bei der Wafer-Bump-Produktion sind die Abscheidung der Under-Bump-Metallisierung (UBM) und die Abscheidung der Bumps selbst, die in der Regel durch Galvanisierung erfolgen.

Die Galvanisierungstechnologie ermöglicht sehr enge Kontaktflächenabstände bei gleichzeitig hoher Ausbeute. Darüber hinaus bietet sie ein breites Anwendungsspektrum und kann Kontaktflächen unterschiedlicher Größe, Abstände und geometrischer Formen erzeugen. Die Galvanisierungstechnologie wird zunehmend in der Wafer-Kontaktflächenproduktion eingesetzt und hat sich als die praktischste Lösung etabliert.

Zunächst wird die UBM-Schicht auf dem Wafer aufgebracht. Anschließend wird ein dicker Klebstoff aufgetragen und belichtet, wodurch eine Vorlage für die galvanische Lötung entsteht. Nach der Lötung wird der Fotolack entfernt und die freigelegte UBM-Schicht weggeätzt. Im letzten Schritt, dem Reflow-Löten, werden die Lötperlen geformt. Die detaillierten Prozessschritte für die galvanische Herstellung von Mikrobumps sind:

▲Die Metallschicht der leitfähigen Keimschicht auf dem Wafer aufdampfen/absprengen;
▲ Eine Schicht Fotolack wird durch Spin-Coating auf den Wafer aufgebracht;
▲Photolithographie-Elektrodenfenster-Array-Muster;
▲Beschichtung des mikroeingebetteten Metallkörpers durch kleine Löcher im Fotolack;
▲Remove photoresist;
▲Etch the exposed conductive layer of the seed crystal.
▲Eine dicke Schicht Fotolack auf die Metalleinlage auftragen;
▲Gravieren Sie Au-Beulen;
▲Etch away part of the thick glue to reveal the protruding part of the metal inlay;
▲Galvanisieren von Au-Beulen;
▲Eine sehr dünne Schicht Au oder Cu wird auf die Einlage aufgebracht.

Koplanarität bezeichnet die gleichmäßige Höhe aller Kontaktstellen auf dem Wafer und ist beim Flip-Chip-Bonding von entscheidender Bedeutung. Abweichungen in der Kontaktstellenhöhe können zu ungleichmäßiger Kraftverteilung, Chipfragmentierung und elektrischen Unterbrechungen führen. Eine typische Anforderung an die Koplanarität ist, dass der Höhenunterschied der Kontaktstellen über den gesamten Chip nicht mehr als 5 μm betragen darf.

thick film lithography

Wafer-Level-Prozesstechnologien wie Feinstruktur-Wafer-Bumping, Lead-Pad-Umverteilung und integrierte passive Bauelemente bieten komfortable Lösungen für viele Anwendungen. Aktuell werden diese Technologien in zahlreichen IC- und MEMS-Bauelementen eingesetzt. Mit diesen Technologien können Bauelemente auf Wafer-Level verpackt und getestet werden, gefolgt von den anschließenden Vereinzelungsprozessen. Moderne Verpackungstechnologien umfassen üblicherweise Dickschichtprozesse von 5 bis 100 µm, wie z. B. das Spin-Coating dicker Klebstoffschichten, die gleichmäßige Belichtung dicker Klebstoffschichten mit großen Oberflächenwellen und die Erzeugung sehr steiler Klebstoffseitenwände. Das Vollfeld-Belichtungssystem mit gleicher Vergrößerung ist eine Gerätelösung, die diese Anforderungen erfüllt. Seine hohe Leistung und die geringen Selbstjustierungskosten machen es zum wettbewerbsfähigsten System für Projektions-Stepper im Bereich der Dickschichtlithografie.

Zu den Verpackungsprozessen auf Wafer-Ebene gehören Metallisierung, Fotolithografie, dielektrische Abscheidung, Dickschicht-Fotolack-Spin-Coating, Lötbeschichtung und Reflow-Löten. Der Strukturierungsprozess beinhaltet typischerweise das Aufbringen mehrerer Metallschichten zur Erzeugung der Under-Bump-Metallisierung (UBM), die als Basis für die Bumps dient. Die Leitfähigkeit der Verbindung zwischen den Bumps und dem Wafer muss sehr gut sein, und die Passivierungsschicht sowie die Metallschicht unter den Bumps müssen gut haften. Der Standardprozessablauf der Fotolackstrukturierung umfasst Reinigung, Klebstoffauftrag, Vorbacken, Belichtung, Nachbacken, Entwicklung und Härtung des Films. Jeder Prozessschritt erfordert die Definition einer Reihe von Parametern, die die nachfolgenden Prozesse beeinflussen. Nach der Fotolackstrukturierung werden die Löcher durch Galvanisierung oder Aufdampfen mit Lötzinn oder Gold gefüllt. Im nächsten Schritt wird der Fotolack entfernt und ein Reflow-Prozess im Ofen durchgeführt, um die säulenförmigen Bumps in sphärische Bumps umzuwandeln.

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A thick coating of photoresist will remain on the chip as a mask for making micro-molds of metal solder joints. The redistribution coating can be retrofitted into a bump pattern or as a connection between perimeter pads and area-distributed pad arrays made from 5 to 100 μm thick polysilicon films with varying electrical, chemical, mechanical and thermal properties. Isolating the redistribution area traces requires materials with high strength, high thermal stability, and low insulation coefficients. These materials have been successfully developed. One type of material is called polyimide (such as the PI series developed by DuPont), and the other insulating material is Cyclotene (BCB) from Dow Chemicals in the United States. PI and BCB are widely used in flip chip bump packaging and other packaging processes.

Mikrostrukturierte Formen mit Dickschicht-Fotolack-Pads, Bumps und Unterkugel-Metallisierungsstrukturen erfüllen unterschiedliche Anforderungen im WLP-Verfahren. Gängige Metallisierungsmaterialien sind Zinn-Blei, Gold und Kupfer, jedoch sind auch diverse andere Materialien möglich. Materialien für standardisierte Anwendungen erfordern eine hochauflösende Grafikübertragung und einfache Ablöseeigenschaften. Viele praktische Anwendungen benötigen Fotolackdicken von über 100 µm. Um diese Dicken zu erreichen, entwickeln Hersteller geeignete Beschichtungsmaterialien.

In order to meet these needs, manufacturers have developed corresponding materials and process equipment. Many materials can achieve "thin" photoresist coatings (i.e. 2-10 μm) on standard semiconductor process equipment. AZP4330 (Anzhi Electronic Materials Group) and Shipley's 955 (Rohm & Haas Company/Shipley Company) photoresists are used to achieve a photoresist film thickness of 5 to 100 μm. A photoresist coating with a film thickness of 25 μm can be achieved using a multi-layer coating process, but this will increase production time and cost. AZ P4620 and SPR 220 can achieve a thickness of 25 μm in a single layer. For thicker coatings, the choice of materials and thicknesses becomes smaller. There are many cost benefits when using a single layer deposition to achieve the desired photoresist coating. Therefore, it is very necessary to develop photoresist materials with a single layer thickness of 50 μm and above. Materials such as JSR THB-611P and Anzhi Electronic Materials Group's AZPLP100XT can achieve a single layer of photoresist coating with a thickness of 60 μm and above. Recent research work mainly uses AZ9260 to realize a single layer of 65 μm thick photoresist coating and uses AZ50XT to realize a single layer of 100 μm thick photoresist.

Das Dickschichtverfahren stellt besondere Anforderungen an das System. Das Ausrichtungssystem muss das geometrische Muster als Ausrichtungsmarke über den gesamten Bereich der Klebstoffdicke und spezifische Höhen des Waferoberflächenreliefs hinweg gleichmäßig erkennen können. Da die Belichtungsquelle paralleles Licht ohne Fokussierung nutzt, lässt sich dies durch den Einsatz einer Proximity-Lithografieanlage in Kombination mit dem Prinzip der Schattenbelichtung realisieren. Die Anforderungen an den Fotolithografieprozess für Proximity-Maskenausrichtungs-Belichtungsanlagen umfassen: hohe Intensität, hohe Gleichmäßigkeit, UV-Lichtwellenlänge, die mit der empfindlichen Wellenlänge des Fotolacks übereinstimmt, Ausrichtungsgenauigkeit im Submikrometerbereich sowie einen präzisen, kontrollierbaren und gleichmäßigen Abstand zwischen Maske und Wafer während des Belichtungsprozesses.

EVG's NanoAlign technology is designed with the highest alignment accuracy and resolution and the lowest cost of use to highlight the advantages of full-field exposure technology. Currently, all of his company's exposure machines have applied this technology. Its goals include active anomaly control and sub-100 nm dynamic alignment resolution. Its equipment includes specialized glue coating equipment and contact/proximity exposure machines modified from standard models. The latest 200 mm EVG6200 Infinity and 300 mm EVG IQ Aligner exposure machines have good flexibility and user-friendly interface, and can fully meet the industrial production of φ200 mm and φ300 mm wafers that require thick glue processes.

Waferverdünnung

Die Chipverdünnungstechnologie ist in der Stacked-Chip-Packaging-Technologie von entscheidender Bedeutung, da sie die Montagehöhe des Gehäuses reduziert und das Stapeln von Chips ermöglicht, ohne die Gesamthöhe des Systems zu erhöhen. Smartcards und RFID-Systeme zählen zu den dünnsten Einzelchip-Anwendungen und erfüllen die Anforderungen an dünne Wafer. Dünnere Chips erhöhen die Zuverlässigkeit bei Temperaturwechselbeanspruchung und unterstützen die Entwicklung dünner Produkte. Die Chipdicke hängt jedoch vom Waferdurchmesser und dem WLP-Prozess ab. Der Grund dafür ist, dass die dünne Waferoberfläche anfällig für Beschädigungen ist, die Mikrorisse verursachen und bei nachfolgenden Bearbeitungsschritten zum Bruch des Wafers führen können. Da das Schleifen der Waferrückseite der letzte Schritt der Waferbearbeitung ist, wird das Ausmaß der erforderlichen Verdünnung durch den WLP-Prozess begrenzt. Daher wird Wafer-Level-Packaging als Erweiterung des Waferprozesses betrachtet, und der Anwendungsbereich der Packaging-Prozessschritte sollte bei der Gestaltung des Waferprozesses berücksichtigt werden.

Poor matching of thermal expansion coefficients between silicon and mounting substrate is an important reason for fatigue failure of packaged solder balls in thermal cycle tests and field use. In addition, this failure is also closely related to how strong each component is. The thinner the chip, the more flexible it will be, and the fatigue resistance of the solder ball will be improved. Therefore, thinning the wafer and thus reducing the chip thickness is also one of the important measures to improve the reliability of solder bumps. Thinning the wafer before wafer-level packaging processing can easily deform or even break the wafer, which is undesirable. Wafer thinning after wafer-level packaging processing is completed is a better method, but it is difficult to implement. Wafer and thinning technologies and equipment for wafer-level packaging manufacturing are under development.

Advantages of wafer-level packaging

Wafer-level packaging is based on BGA technology and is an improved and improved CSP, which fully reflects the technical advantages of BGA and CSP. It has many unique advantages:

① Die Verpackungsverarbeitungseffizienz ist hoch, und die Herstellung erfolgt in Form von Wafern im Massenproduktionsverfahren;

② Es besitzt die Vorteile der Flip-Chip-Gehäusetechnik, d. h. es ist leicht, dünn, kurz und klein;

③The cost of wafer-level packaging production facilities is low, and wafer-level manufacturing equipment can be fully utilized without the need to invest in building another packaging production line;

④Das Chipdesign und das Gehäusedesign der Wafer-Level-Packaging-Technologie können einheitlich betrachtet und gleichzeitig durchgeführt werden, was die Designeffizienz verbessert und die Designkosten senkt;

⑤ In the entire process of wafer-level packaging from chip manufacturing, packaging to product shipment to users, the intermediate links are greatly reduced and the cycle is shortened a lot, which will inevitably lead to cost reduction;

⑥ Die Kosten für Wafer-Level-Packaging hängen eng mit der Anzahl der Chips pro Wafer zusammen. Je mehr Chips sich auf einem Wafer befinden, desto geringer sind die Kosten für Wafer-Level-Packaging. Wafer-Level-Packaging ist die kleinste und kostengünstigste Verpackungsmethode. Die Wafer-Level-Packaging-Technologie eignet sich für die Massenproduktion von Chips.

Der Vorteil von WLP liegt darin, dass es sich um eine Chip-Scale-Packaging-Technologie (CSP) handelt, die sich für kleinere integrierte Schaltungen eignet. Durch die Verwendung paralleler Packaging- und elektronischer Testverfahren auf Wafer-Ebene lässt sich die Chipfläche deutlich reduzieren und gleichzeitig die Leistung steigern. Da die Chipverbindungen auf Wafer-Ebene parallelisiert werden, können die Kosten pro I/O erheblich gesenkt werden. Zusätzlich tragen vereinfachte Wafer-Level-Testverfahren zu einer weiteren Kostenreduzierung bei. Wafer-Level Packaging ermöglicht das Packaging und Testen von Chips auf Wafer-Ebene.

Entwicklungstrends der Wafer-Level-Packaging-Technologie

Wafer-level packaging technology must strive to reduce costs, continuously improve reliability levels, and expand its application in large ICs. In terms of solder ball technology, Pb-free solder ball technology and high-Pb solder ball technology will be developed. With the continuous expansion of IC wafer size and the advancement of process technology, IC manufacturers will research and develop a new generation of wafer-level packaging technology. This generation of technology can not only meet the needs of φ300 mm wafers, but also adapt to the recent requirements of copper wiring technology and low dielectric constant interlayer dielectric technology. In addition, there is also a requirement to improve the ability of wafer-level packaging to handle current and withstand temperature. WLBI (wafer level testing and aging) technology is also an important topic that needs to be studied. WLBI technology is to conduct electrical testing and aging directly on IC wafers, which is of great significance to simplifying the process flow and reducing production costs for wafer-level packaging.

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Fazit

Wafer-Level-Packaging (WLP) ist eine kostengünstige Technologie zur Chip-Verpackung in der Massenproduktion. Die Wafer-Level-Bauteile haben die gleiche Größe wie der Chip selbst und sind die kleinsten oberflächenmontierbaren Bauelemente (SMD). Aufgrund ihrer zahlreichen Vorteile entwickelt sich die WLP-Technologie rasant, angetrieben durch die Nachfrage nach Miniaturisierung und Kostensenkung moderner Elektronik. Aktuell eignet sich WLP hauptsächlich für kleine Chips mit wenigen I/Os. Die Industrie muss jedoch neue Technologien entwickeln, um die Produktionskosten zu senken und WLP-Lösungen für große Chips sowie für WLP-Bauteile mit feiner Rasterteilung und Lötperlenarrays (SBA) zu entwickeln.

Bei der Auswahl eines Gehäusetyps für moderne elektronische Geräte ist es wichtig, die Designanforderungen zu erfüllen und gleichzeitig die Kosten zu minimieren. Wafer-Level-Packaging (WLP) ist derzeit nur eine alternative Gehäusetechnologie. Es bedarf noch erheblicher Anstrengungen, um WLP zukünftig zu einer Standardfertigungstechnologie für die Massenproduktion und ein breites Produktspektrum zu machen. Die Kombination von Halbleiterchip-Design und WLP-Gehäusen wird zweifellos Vorteile für das Layout von WLP-Bauelementen bringen und deren Leistung verbessern. Da bei WLP die Verpackungsschritte aller Bauelemente auf dem Wafer gleichzeitig erfolgen, kann die Stapelverarbeitung die Verpackungskosten senken. (Dieser Artikel ist ein Auszug aus „Spezialausrüstung für die Elektronikindustrie“.)

Attachment: The difference between Fan-in and Fan-out

From the perspective of technical characteristics, wafer-level packaging is mainly divided into two types: Fan-in and Fan-out. Traditional WLP packaging mostly adopts Fan-in type and is used in ICs with low pin count. However, as the number of IC signal output pins increases, the requirements for the ball pitch (Ball Pitch) become more stringent. In addition, the printed circuit board (PCB) construction requires adjustment of the post-IC packaging size and the position of the signal output pins. Therefore, various new WLP packaging types such as diffused (Fan-out) and Fan-in plus Fan-out have been derived. The manufacturing process even breaks away from the traditional WLP packaging concept.

Laut Zhou Xiaoyang, Präsident von Amkor China: Die Chipgröße bei Fan-In-Gehäusen entspricht der Produktgröße in der zweidimensionalen Ebene, und der Chip bietet ausreichend Platz für alle I/O-Schnittstellen. Reicht die Chipgröße für alle I/O-Schnittstellen nicht aus, ist Fan-Out erforderlich. Im Allgemeinen werden bei Fan-Out-Gehäusen zusätzlich aktive und/oder passive Komponenten hinzugefügt, um ein SIP (Single-Integrated Package) zu bilden und gleichzeitig die Fläche zu vergrößern.

Let’s talk about the fan-in type first.

According to a report from Mammes Consulting. Fan-in packaging technology has been successfully applied and has grown steadily for more than ten years. It remains attractive today due to its inherent, unparalleled combination of smallest package size and low cost. With these advantages, it has gradually penetrated into the size-driven handheld device and tablet market and still maintains strong vitality in these device fields. It is estimated that more than 90% of fan-in packaging technology is currently used in the mobile phone field. Talking about the application of fan-in packaging technology, more than 30% of all packaged devices in high-end smartphones now use fan-in packaging. Therefore, fan-in packaging technology is still in its golden period of business in the mobile phone field.

Obwohl das Wachstum der Fan-in-Packaging-Technologie bisher stabil war, werden Veränderungen auf dem globalen Halbleitermarkt und zunehmende Unsicherheiten hinsichtlich zukünftiger Anwendungen die Zukunftsaussichten dieser Technologie unweigerlich beeinflussen. Da das Wachstum der Smartphone-Auslieferungen von 35 % im Jahr 2013 auf 8 % im Jahr 2016 zurückging und bis 2020 voraussichtlich weiter auf 6 % sinken wird, ist der vom Smartphone-Markt getriebene Einsatz der Fan-in-Packaging-Technologie zunehmend gesättigt. Auch wenn das erwartete hohe Wachstum nicht optimistisch erscheint, bleiben Smartphones der Haupttreiber für die Entwicklung der Halbleiterindustrie, und die Smartphone-Auslieferungen werden voraussichtlich im Jahr 2020 zwei Milliarden Einheiten erreichen.

Aktuell sind die wichtigsten in Fan-in-Packages verpackten Geräte WLAN/Bluetooth-integrierte Komponenten, Transceiver, PMICs (Power-Management-ICs) und DC/DC-Wandler (ca. 50 % des Gesamtvolumens) sowie verschiedene digitale, analoge und Mixed-Signal-Bausteine, darunter MEMS und Bildsensoren. Die größte Herausforderung für die Fan-in-Package-Technologie könnte zukünftig die Integration von Gerätefunktionen in System-Level-Packages sein. Die folgende Abbildung zeigt die Auswirkungen des Wachstums von System-Level-Packages auf die Auslieferungen von Fan-in-Packages. Die durchschnittliche jährliche Wachstumsrate sank von 9 % auf 6 %. Dieser Bericht bietet eine detaillierte Analyse des Wachstums von System-in-Packages und dessen Auswirkungen auf Fan-in-Packages.

Was den Markt für Fan-In-Gehäuse betrifft, zeigen Statistiken aus dem Jahr 2015, dass ausgelagerte Halbleitergehäuse und -tests einen bedeutenden Marktanteil einnehmen, darunter ein IDM-Hersteller (TI, Texas Instruments) und eine Foundry (TSMC, TSMC). ChipPAC verzeichnete nach der Übernahme durch JCET ein starkes Wachstum. Auf der Designseite decken Qualcomm und Broadcom 50 % des gesamten Marktes für Fan-In-Gehäuse ab.

Regarding packaging technology, in the past few years, the market has mostly focused on the development of fan-out wafer-level packaging technology. However, fan-in packaging has carved out its own development path and roadmap. In addition to further expansion, it can still bring other types of innovative technologies, such as six-sided mold protection. This report provides a detailed analysis of two fan-in packaging technology roadmaps: one for high volume volume manufacturing (HVM) and the other for production readiness. The path map includes I/O counters, L/S, bump pitch, package thickness, dimensions, etc. In addition, this report also analyzes fan-in packaging technology from the perspective of utilizing IC technology nodes and further front-end expansion of fan-in IC devices. Although the HVM production path of fan-in packaging technology expands slower than that of fan-out packaging technology, fan-in packaging technology has the ability to meet the expansion conditions of most fan-out packaging and has a production-ready development path that is readily available.

Als Nächstes sprechen wir über den Fan-Out-Typ.

Das Fan-Out-Packaging nutzt das Herausziehen der Drähte und ist vergleichsweise kostengünstig. Das Fan-Out-WLP-Verfahren ermöglicht die Integration verschiedener Chips, ähnlich dem WLP-Prozess, was einer Reduzierung der Packaging-Schicht entspricht. Bei der Platzierung mehrerer Chips entfällt die Mehrlagen-Packaging-Lösung, was die Kosten für den Kunden senkt. Derzeit ist die Chipgröße der einzige Kostenfaktor für integrierte Schaltungen.

Since 2013, major packaging and testing factories around the world have been actively expanding FOWLP production capacity, mainly to meet the stringent cost requirements of the mid- to low-price smartphone market. Because FOWLP does not require the use of carrier board materials, it can save nearly 30% of packaging costs, and the packaging thickness is also thinner, helping to improve the competitiveness of chip manufacturers' products.

Ein Bericht von Memes Consulting zeigt, dass 2016 einen Wendepunkt im Markt für Fan-Out-Packaging darstellt. Der Einstieg von Apple und TSMC hat den Anwendungsbereich dieser Technologie verändert und könnte dazu führen, dass der Markt Fan-Out-Packaging schrittweise akzeptiert. Der Markt für Fan-Out-Packaging wird sich in zwei Typen unterteilen:

Der Kernmarkt für Fan-Out-Packaging umfasst Einzelchip-Anwendungen wie Basisband, Energiemanagement und HF-Transceiver. Dieser Markt ist der Hauptanwendungsbereich für Fan-Out-Wafer-Level-Packaging-Lösungen und wird weiterhin ein stabiles Wachstum verzeichnen.

- The "high-density" market for fan-out packaging started with Apple's APE, including processors, memories and other applications with larger input and output data volumes. This market has greater uncertainty and requires new integrated solutions and high-performance fan-out packaging solutions. However, this market has great market potential.

Da die Fan-Out-Packaging-Technologie ein enormes Potenzial für Märkte mit hoher Packungsdichte und für Kernmärkte mit stabilem Wachstum bietet, wird erwartet, dass die Zulieferkette in diesem Bereich massiv in Fan-Out-Packaging-Kapazitäten investieren wird. Einige Hersteller bieten bereits Fan-Out-Wafer-Level-Packaging an, viele andere befinden sich jedoch noch in der Entwicklungsphase von Fan-Out-Packaging-Plattformen, um in den Markt für Fan-Out-Packaging einzusteigen und ihr Produktportfolio zu erweitern.

Neben TSMC wird auch STATS ChipPAC (Singapore STATS ChipPAC) mit Unterstützung von JCET (Jiangsu Changdian Technology) weiter in die Entwicklung der Fan-Out-Packaging-Technologie investieren (Anfang 2015 erwarb Jiangsu Changdian Technology STATS ChipPAC für 780 Millionen US-Dollar). ASE (ASE Group) hat eine enge Kooperation mit Deca Technologies aufgebaut (Im Mai 2016 erhielt Deca Technologies eine Investition von 60 Millionen US-Dollar von der ASE Group, und die ASE Group erwarb die Lizenz für die Fan-Out-Wafer-Level-Packaging-Technologie der M-Serie von Deca Technologies). Ankor Technology, Silicon Products Technology (SPIL) und Powertech streben die zukünftige Massenproduktion an und befinden sich in der Entwicklungsphase der Fan-Out-Packaging-Technologie. Samsung scheint im Wettbewerb zurückzufallen, da das Unternehmen noch nicht entschieden hat, wie es vorgehen will.

Hinsichtlich des Marktpotenzials weist die Fan-Out-Verpackungstechnologie eine durchschnittliche jährliche Wachstumsrate von 56 % auf, was Herstellern von Verpackungen und Prüfverfahren in Zukunft breite Perspektiven eröffnen wird.

But this new technology will still face great challenges in the future. Zhou Xiaoyang, president of Amkor China, said that Fan-out technology will have great demand in application fields that are smaller, thinner and faster. The current cost of Fan-out is relatively high and requires further technical optimization. In addition to wafer-based technology, many manufacturers are also doing panel-based technology.

Currently, TSMC is also one of the main promoters of Fan-out technology, while Amkor and other major packaging and testing companies also have different forms of unique Fan-out technologies. Relatively speaking, the current Fan-out technology is not very mature, and its yield and reliability need to be further improved.

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