Pembuatan:

TAPEOUT (TO): Merujuk kepada penyerahan fail GDSII akhir kepada faundri untuk pembuatan.

TOPENG PENUH: Merujuk kepada semua topeng yang digunakan dalam proses pembuatan yang disesuaikan untuk reka bentuk tertentu.

MPW (Multi Project Wafer): Berbilang projek berkongsi wafer yang sama, bermakna satu proses pembuatan boleh mengendalikan tugas pengeluaran untuk berbilang reka bentuk IC secara serentak.

MPW (Wafer Berbilang Projek) melibatkan perkongsian set topeng dengan pihak lain, manakala FULL MASK memerlukan penggunaan eksklusif set topeng. Untuk cip berisiko lebih tinggi, bermula dengan MPW membenarkan ujian sebelum melakukan pengeluaran TOPENG PENUH jika semuanya selesai.

SEAT：Dalam larian MPW, kawasan minimum yang tersedia adalah serupa dengan tempat duduk di "perjalanan ulang-alik", di mana peserta boleh memilih satu atau beberapa "tempat duduk." Setiap "tempat duduk" sepadan dengan 3mm x 4mm ruang.

Foundri : Pengilang yang pakar dalam fabrikasi cip, seperti TSMC, SMIC dan UMC, dikenali sebagai faundri. Sebaliknya, syarikat fabless, yang termasuk rumah reka bentuk tanpa kemudahan fabrikasi, bergantung pada faurin ini untuk pengeluaran.

wafer：Wafer ialah kepingan nipis, bulat bahan semikonduktor yang digunakan sebagai asas untuk pembuatan litar bersepadu.

Mati：Selepas pemotongan wafer, setiap cip individu perlu dikapsulkan dalam pakej untuk menjadi mikrocip berfungsi.

Chip：Cip pembungkusan terakhir.

Bump："Bumping" merujuk kepada pembentukan bonggol pateri. Selepas tumbuh bonggol (seperti emas, timah-plumbum atau bebas plumbum) pada permukaan wafer, ia biasanya digunakan untuk proses pembungkusan flip-cip.

Ikatan wayar：Ikatan wayar, juga dikenali sebagai ikatan wayar atau sambung wayar, merujuk kepada proses menggunakan wayar logam (seperti wayar emas atau aluminium) dan menggunakan tenaga haba atau ultrasonik untuk mewujudkan sambungan keadaan pepejal dalam litar bersepadu, menghubungkan cip ke litar atau bingkai plumbum.

Flipchip：Cip flip, juga dikenali sebagai lampiran cip langsung, melibatkan penyimpanan bonggol pateri pada pad I/O. Cip kemudian dibalikkan dan dipanaskan untuk mencairkan bonggol pateri, mewujudkan sambungan dengan substrat seramik.

CP(Siasatan Cip)：Ujian wafer langsung melibatkan ujian setiap Die pada keseluruhan wafer untuk memastikan setiap Die memenuhi ciri peranti asas atau spesifikasi reka bentuk. Ini biasanya termasuk pengesahan voltan, arus, pemasaan dan kefungsian. Ia berfungsi untuk menilai keupayaan proses pembuatan kemudahan fab.

FT(Ujian Akhir): Ini adalah langkah terakhir sebelum cip meninggalkan kilang. Ia melibatkan ujian cip yang dibungkus, yang diuji selepas selesai ujian dan pembungkusan CP (Chip Probe). Ujian FT digunakan untuk menilai keupayaan pembuatan kemudahan pembungkusan.

Untuk ujian CP peringkat wafer, jika Die didapati rosak, ia mengelakkan kos pembungkusan dan substrat yang tidak diperlukan.

Selepas ujian CP selesai, masih terdapat kemungkinan kegagalan cip semasa proses pembungkusan. Oleh itu, ujian FT adalah perlu untuk mengenal pasti dan mengalih keluar sebarang cip yang gagal.

hasil ：Hasil cip berkait rapat dengan proses pembuatan. Cip mempunyai kebarangkalian kegagalan, yang meningkat dengan saiznya—semakin besar cip, semakin tinggi kemungkinan kegagalan.

IP（Harta Intelek）：Dalam reka bentuk litar bersepadu, ia merujuk kepada modul berfungsi lengkap bagi litar bersepadu yang disahkan, boleh diguna semula dan fungsi khusus.

IP boleh diklasifikasikan mengikut terma pelesenan kepada dua kategori: Lesen dan Kesetiaan.

lesen: Kebenaran untuk menggunakan IP ini, yang diberikan oleh syarat pelesenannya.

Royalti: Selepas pengguna menggunakan IP ini, royalti perlu dibayar setiap cip.

IP membentuk blok binaan asas cip, seperti USB, PCIe, CPU, dan lain-lain. Keseluruhan cip menyepadukan IP ini, membolehkan fungsi yang kompleks. Intipatinya terletak pada penggunaan semula IP, penting untuk membangunkan cip dengan berpuluh juta atau malah berbilion pintu.

SOC（System On Chip):System On Chip (SoC) menyepadukan komponen seperti CPU, bas, persisian, dsb., ke dalam satu cip. Sebagai contoh, pemproses telefon pintar menunjukkan SoC yang canggih.

Reka bentuk:

Tahap Daftar-Pemindahan（RTL) ：Ia adalah bahasa penerangan perkakasan yang digunakan untuk menerangkan litar digital segerak.

Senarai bersih：RTL perlu disintesis ke dalam senarai bersih sebelum ia boleh menjadi reka bentuk peringkat pintu.

TCS（Synopsys Design Chip) ：SDC ialah fail yang disediakan oleh reka bentuk yang diperlukan oleh alat sintesis untuk menukar RTL kepada senarai bersih. Aspek utama yang diterangkan dalam SDC termasuk kekerapan pengendalian cip, pemasaan IO cip, peraturan reka bentuk, laluan khas dan laluan yang dikecualikan daripada semakan, antara lain.

Membekukan：Ini bermakna ia tidak boleh diubah lagi. Contohnya, "pembekuan RTL" menunjukkan kod telah dimuktamadkan dan "pembekuan senarai bersih" bermakna senarai bersih telah dikunci dan tidak boleh diubah suai lagi.

Pengesahan：Tumpuan utama adalah pada metodologi pengesahan cip, memastikan konsistensi antara pengesahan RTL dan model rujukan.

Simulasi：Simulasi biasanya melibatkan penjanaan bentuk gelombang yang secara intuitif mencerminkan senario dunia sebenar, termasuk fungsi cip, pengesahan dan penggunaan kuasa.