製造：

テープアウト (TO): 最終的な GDSII ファイルを製造のためにファウンドリに送信することを指します。

フルマスク: 製造工程で使用されるすべてのマスクが特定のデザインに合わせて調整されることを指します。

MPW (マルチ プロジェクト ウェーハ): 複数のプロジェクトで同じウェーハを共有するため、単一の製造プロセスで複数の IC 設計の製造タスクを同時に処理できます。

MPW (マルチプロジェクト ウェーハ) ではマスク セットを他の関係者と共有しますが、FULL MASK ではマスク セットを排他的に使用します。リスクの高いチップの場合、MPW から始めると、すべてが問題なければ FULL MASK 生産に移行する前にテストを行うことができます。

セアト：MPW ランでは、利用可能な最小エリアは「シャトル」の座席に似ており、参加者は 3 つまたは複数の「座席」を選択できます。各「座席」は 4mm x XNUMXmm のスペースに対応します。

ファウンドリ TSMC、SMIC、UMC など、チップ製造を専門とするメーカーはファウンドリと呼ばれます。一方、製造施設を持たない設計会社などのファブレス企業は、生産をこれらのファウンドリに依存しています。

ウエハー：ウェハーとは、集積回路を製造するための基盤として使用される半導体材料の薄い円形のスライスです。

死：ウェハーダイシング後、個々のチップをパッケージに封入して機能的なマイクロチップにする必要があります。

欠け傷：最終的にパッケージ化されたチップ。

バンプ：「バンピング」とは、はんだバンプの形成を指します。ウェハ表面にバンプ（金、錫鉛、鉛フリーなど）を成長させた後、フリップチップパッケージングプロセスで一般的に使用されます。

ワイヤーボンディング：ワイヤボンディングは、ワイヤボンディングまたはワイヤ相互接続とも呼ばれ、金属ワイヤ（金線やアルミニウム線など）を使用し、熱または超音波エネルギーを適用して集積回路内で固体接続を確立し、チップを回路またはリードフレームに接続するプロセスを指します。

フリップチップ：フリップチップ（直接チップ接続とも呼ばれる）では、はんだバンプをI/Oパッド上に堆積します。次に、チップを反転して加熱し、はんだバンプを溶かしてセラミック基板との接続を作成します。

CP(チッププロービング)：直接ウェーハテストでは、ウェーハ全体の個々のダイをテストして、各ダイが基本的なデバイス特性または設計仕様を満たしていることを確認します。これには通常、電圧、電流、タイミング、および機能の検証が含まれます。これは、製造施設の製造プロセス能力を評価するのに役立ちます。

FT(最終テスト)：チップが工場を出荷する前の最後のステップです。CP (チッププローブ) テストとパッケージングが完了した後に、パッケージ化されたチップをテストします。FT テストは、パッケージング施設の製造能力を評価するために使用されます。

ウェーハレベルの CP テストでは、ダイに欠陥が見つかった場合、パッケージングと基板の不要なコストを回避できます。

CP テストが完了した後でも、パッケージング プロセス中にチップが故障する可能性は残っています。そのため、故障したチップを特定して除去するには、FT テストが必要です。

産出 ：チップの歩留まりは製造プロセスと密接に関係しています。チップには故障の可能性があり、その確率はチップのサイズとともに増加します。つまり、チップが大きいほど、故障の可能性が高くなります。

IP（知的財産）：集積回路設計において、検証済み、再利用可能、かつ機能に特化した集積回路の完全な機能モジュールを指します。

IP は、ライセンス条件によって、ライセンスとロイヤルティの 2 つのカテゴリに分類できます。

ライセンス: この IP を使用する許可は、ライセンス条件によって付与されます。

印税: ユーザーがこの IP を使用した後は、チップごとにロイヤリティが発生します。

IP は、USB、PCIe、CPU などのチップの基本的な構成要素です。チップ全体にこれらの IP が統合され、複雑な機能を実現します。その本質は IP の再利用にあり、数千万、あるいは数十億のゲートを持つチップの開発には不可欠です。

SOC（System On Chip）：System On Chip (SoC) は、CPU、バス、周辺機器などのコンポーネントを 1 つのチップに統合したものです。たとえば、スマートフォンのプロセッサは高度な SoC の例です。

デザイン：

レジスタ転送レベル（RTL) ：同期式デジタル回路を記述するために使用されるハードウェア記述言語です。

ネットリスト：RTL は、ゲートレベルの設計になる前にネットリストに合成する必要があります。

SDC（Synopsys Design Chip） ：SDCは、合成ツールがRTLをネットリストに変換するために必要なデザインによって提供されるファイルです。SDCに記述される主な要素には、チップの動作周波数、チップのIOタイミング、設計ルール、特別なパス、チェックを免除されるパスなどがあります。

フリーズ：変更できない状態を意味します。例えば、「RTL フリーズ」はコードが確定したことを示し、「ネットリスト フリーズ」はネットリストがロックされ、それ以上変更できない状態を意味します。

Verification：主な焦点はチップ検証方法論にあり、RTL 検証とリファレンス モデル間の一貫性を保証します。

：シミュレーションでは通常、チップの機能、検証、電力消費など、実際のシナリオを直感的に反映する波形を生成します。